【技术实现步骤摘要】
无滤波的数字锁相环
本申请涉及音频信号处理领域，更具体地说，涉及提供无滤波的数字锁相环。
技术介绍
音频产品的消费者期望音频处理应用的高质量音频和线性响应。
技术实现思路
在例子中，公开一种适用于避免环路带宽权衡的数字锁相环(DPLL)电路，电路包括：频率维度频率检测器，具有外部频率输入和反馈频率输入，所述频率维度频率检测器包括测量所述外部频率输入和所述反馈频率输入之间的频率差并驱动脉冲信号的电路，其中如果差为正则所述脉冲信号为第一种类，如果差为负则所述脉冲信号为第二种类；和数控振荡器(NCO)，包括驱动输出时钟和响应所述脉冲信号来调节所述输出时钟频率的电路，其中NCO的输出提供所述频率维度频率检测器的反馈频率输入。附图说明当结合附图阅读时，从以下详细描述中将最好地理解本公开。要强调的是，根据行业中的标准实践，各种特征未按比例绘制，仅用于说明目的。实际上，为了清楚起见，各种特征的尺寸可以任意增加或减小。图1是根据本说明书的教导的锁相环(PLL)的框图。图2是根据本说...
【技术保护点】
1.一种适用于避免环路带宽权衡的数字锁相环(DPLL)电路，该电路包括：/n频率维度频率检测器，具有外部频率输入和反馈频率输入，所述频率维度频率检测器包括测量所述外部频率输入和所述反馈频率输入之间的频率差并驱动脉冲信号的电路，其中如果差为正则所述脉冲信号为第一种类，如果差为负则所述脉冲信号为第二种类；和/n数控振荡器(NCO)，包括驱动输出时钟和响应所述脉冲信号来调节所述输出时钟频率的电路，其中NCO的输出提供所述频率维度频率检测器的反馈频率输入。/n
【技术特征摘要】
20181015 US 16/160,1031.一种适用于避免环路带宽权衡的数字锁相环(DPLL)电路，该电路包括：
频率维度频率检测器，具有外部频率输入和反馈频率输入，所述频率维度频率检测器包括测量所述外部频率输入和所述反馈频率输入之间的频率差并驱动脉冲信号的电路，其中如果差为正则所述脉冲信号为第一种类，如果差为负则所述脉冲信号为第二种类；和
数控振荡器(NCO)，包括驱动输出时钟和响应所述脉冲信号来调节所述输出时钟频率的电路，其中NCO的输出提供所述频率维度频率检测器的反馈频率输入。
2.权利要求1所述的DPLL电路，其中所述频率维度频率检测器包括用于确定NCO计数器已缠绕的包裹检测器。
3.权利要求1所述的DPLL电路，其中所述第一种类是正并且所述第二种类是负。
4.权利要求1所述的DPLL电路，其中测量差的电路包括积分器以提供增量控制器。
5.权利要求1所述的DPLL电路，还包括相位调整NCO电路，以相对于所述外部频率输入来调整所述输出时钟的相位。
6.权利要求5所述的DPLL电路，其中相位调整NCO被配置为相对于所述外部频率输入将所述输出时钟调整为180度。
7.权利要求1所述的DPLL电路，其中所述频率维度频率检测器被配置为提供可配置的增益k。
8.权利要求7所述的DPLL电路，其中所述频率维度频率检测器在初始化模式下以增益k0操作，并且还包括1∶1检测电路，以确定所述输出时钟的频率与n个周期的外部输入的频率匹配并且将增益减小到k1。
9.权利要求8所述的DPLL电路，还包括设置成在k0和k1之间逐渐调整的平均滤波器。
10.权利要求7所述的DPLL电路，还包括锁定检测电路，用于确定所述输出时钟被锁定到外部输入。
11.权利要求7所述的DPLL电路，还包括控制输入以调整k。
12.权利要求1所述的DPLL电路，还包括位选择电路...
【专利技术属性】
技术研发人员：A·R·斯拜尔，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US
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