锁存电路制造技术

一种锁存电路包括：第一反相器，具有第一上拉晶体管和第一下拉晶体管，第一上拉晶体管连接在第一电源节点与第一输出节点之间，第一下拉晶体管连接第二电源节点与第一输出节点之间；第二反相器，具有第二上拉晶体管和第二下拉晶体管，第二上拉晶体管连接在所述第一电源节点与第二输出节点之间，第二下拉晶体管连接在所述第二电源节点与第二输出节点之间；第一电流控制晶体管，连接在所述第一上拉晶体管与所述第一输出节点之间；第二电流控制晶体管，连接在第二上拉晶体管与所述第二输出节点之间；第三电流控制晶体管，连接在所述第一下拉晶体管与所述第一输出节点之间；以及第四电流控制晶体管，连接在第二下拉晶体管与第二输出节点之间。

Latch circuit

【技术实现步骤摘要】
锁存电路相关申请的交叉引用本申请要求2018年10月10日在韩国知识产权局递交的韩国专利申请No.10-2018-0120420的优先权，其全部公开内容通过引用合并于此。
本专利技术构思涉及一种锁存电路。
技术介绍
制造半导体元件的工艺正变得越来越精细，并且电源电压的幅度正在减小。然而，无论电源电压的幅度如何，驱动存储器器件所需的电压的幅度等可能不会降低。因此，锁存电路可以用于使用低电源电压产生用于驱动存储器器件等所必需的操作电压。锁存电路可以使用相对低的输入电压产生高输出电压。然而，当输入电压的幅度减小时，锁存电路可能无法平稳地操作。
技术实现思路
根据本专利技术构思的示例性实施例的一种锁存电路包括：第一反相器，具有第一上拉晶体管和第一下拉晶体管，第一上拉晶体管连接在用于提供第一电源电压的第一电源节点与第一输出节点之间，第一下拉晶体管连接在用于提供第二电源电压的第二电源节点与第一输出节点之间，其中，第二电源电压低于第一电源电压；第二反相器，具有第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管连接在所述第一电源节点与第二输出节点之间，所述第二下拉晶体管连接在所述第二电源节点与所述第二输出节点之间；第一电流控制晶体管，连接在所述第一上拉晶体管与所述第一输出节点之间；第二电流控制晶体管，连接在所述第二上拉晶体管与所述第二输出节点之间；第三电流控制晶体管，连接在所述第一下拉晶体管与所述第一输出节点之间；以及第四电流控制晶体管，连接在所述第二下拉晶体管与所述第二输出节点之间。根据本专利技术构思的示例性实施例的一种锁存电路包括：第一晶体管，用于传输第一输入电压；第二晶体管，用于传输第二输入电压，所述第二输入电压具有与所述第一输入电压相反的相位；第一反相器，用于响应于所述第二输入电压来输出具有与所述第一输入电压相同的相位的第一输出电压，并具有彼此串联连接的一对上拉晶体管和第一下拉晶体管；以及第二反相器，用于响应于所述第一输入电压来输出具有与所述第二输入电压相同的相位的第二输出电压，并具有彼此串联连接的一对上拉晶体管和第二下拉晶体管。根据本专利技术构思的示例性实施例的一种锁存电路包括：第一反相器，用于响应于具有与第一输入电压相反的相位的第二输入电压来输出具有与所述第一输入电压相同的相位的第一输出电压，并且包括彼此串联连接的一对上拉晶体管和彼此串联连接的一对下拉晶体管；以及第二反相器，用于响应于所述第一输入电压来输出具有与所述第二输入电压相同的相位的第二输出电压，并包括彼此串联连接的一对上拉晶体管、以及彼此串联连接的一对下拉晶体管。其中，包括在所述第一反相器和所述第二反相器中的每一个中的所述下拉晶体管具有三阱结构。附图说明通过参考附图详细描述本专利技术构思的示例性实施例，本专利技术构思的以上和其他特征将被更清楚地理解，在附图中：图1是示出根据本专利技术构思的示例性实施例的包括锁存电路的系统的示意性框图；图2A、图2B、图3和图4是示出根据本专利技术构思的示例性实施例的锁存电路的操作的图；图5是示出根据本专利技术构思的示例性实施例的锁存电路的电路图；图6是示出根据本专利技术构思的示例性实施例的锁存电路的操作的波形图；图7是示出根据本专利技术构思的示例性实施例的锁存电路的电路图；图8和图9是示出根据本专利技术构思的示例性实施例的锁存电路中包括的晶体管的图；图10和图11是示出根据本专利技术构思的示例性实施例的锁存电路的电路图；图12和图13是示出根据本专利技术构思的示例性实施例的包括锁存电路的存储器器件的操作的图；图14是示出根据本专利技术构思的示例性实施例的包括锁存电路的物联网(IoT)的操作的图；以及图15是包括根据本专利技术构思的示例性实施例的锁存电路的框图。具体实施方式在下文中，将参考附图描述本专利技术构思的示例实施例。图1是示出根据本专利技术构思的示例性实施例的包括锁存电路的系统的示意性框图。参考图1，根据本专利技术构思的示例性实施例的系统10可以包括第一电压域11、第二电压域13和锁存电路12。第一电压域11和第二电压域13中的每一个可以包括多个电路。例如，包括在第一电压域11中的电路可以通过输入电压VIN来操作，并且包括在第二电压域13中的电路可以通过输出电压VOUT来操作。输入电压VIN和输出电压VOUT中的每一个可以摆动以具有不同幅度的电压差。锁存电路12可以连接在第一电压域11和第二电压域13之间，并且可以通过使用输入电压VIN产生输出电压VOUT。除了输入电压VIN之外，锁存电路12还可以接收电源电压VPP和VNN以用于产生输出电压VOUT。锁存电路12可以包括连接在提供电源电压VPP和VNN的电源节点之间的反相器，并且反相器可以通过输入电压VIN来操作。因此，当输入电压VIN的幅度相对于输出电压VOUT降低时，反相器可能无法正常工作以确定输出电压VOUT的摆动宽度。结果，锁存电路12可能无法稳定地操作。在本专利技术构思的示例性实施例中，电流控制晶体管可以被包括在锁存电路12中，电流控制晶体管用于控制流向输出输出电压VOUT的输出节点的电流。电流控制晶体管可以由输入电压VIN控制，并可以在输出电压VOUT增加或减小以调整流向输出节点的电流时导通或关断。因此，即使在低输入电压VIN的情况下，锁存电路12也可以稳定地操作。图2A、图2B、图3和图4是示出根据本专利技术构思的示例性实施例的锁存电路的操作的图。首先，图2A、图2B和图3是示出锁存电路的输入电压VIN和输出电压VOUT的图。图2A和图2B示出了半锁存电路增加或减小输入电压VIN的操作。参考图2A，输入电压VIN可以在第一输入电平VDD和第二输入电平VSS之间以方波的形式摆动。锁存电路可以增加输入电压VIN以产生输出电压VOUT。输出电压VOUT可以在第一电源电压VPP和第二电源电压VNN之间以方波形式摆动，并且可以具有与输入电压VIN相同的相。在图2A所示的本专利技术构思的示例性实施例中，第二电源电压VNN可以具有与第二输入电平VSS相同的幅度。另外，第一电源电压VPP可以高于第一输入电平VDD。参考图2B，锁存电路可以降低输入电压VIN以产生输出电压VOUT。输出电压VOUT可以在第一电源电压VPP和第二电源电压VNN之间以方波的形式摆动，并且第一电源电压VPP可以具有与第一输入电平VDD相同的幅度。另外，第二电源电压VNN可以低于第二输入电平VSS。例如，第二电源电压VNN可以是负电压。接下来，图3是示出全锁存电路在正方向和负方向上增加输入电压VIN的摆动宽度以产生输出电压VOUT的操作的图。在图3所示的本专利技术构思的示例性实施例中，锁存电路可以产生在第一电源电压VPP和第二电源电压VNN之间以方波的形式摆动的输出电压VOUT。如图3所示，第一电源电压VPP可以高于第一输入电平VDD，并且第二电源电压VNN可以小于第二输入电平VSS。图4是示出锁存电路被输入的输入电压和要由锁存电路输出的输出电压之间的电平差的曲线图。本文档来自技高网...

【技术保护点】
1.一种锁存电路，包括：/n第一反相器，具有第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管连接在用于提供第一电源电压的第一电源节点与第一输出节点之间，所述第一下拉晶体管连接在用于提供第二电源电压的第二电源节点与所述第一输出节点之间，其中，所述第二电源电压低于所述第一电源电压；/n第二反相器，具有第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管连接在所述第一电源节点与第二输出节点之间，所述第二下拉晶体管连接在所述第二电源节点与所述第二输出节点之间；/n第一电流控制晶体管，连接在所述第一上拉晶体管与所述第一输出节点之间；/n第二电流控制晶体管，连接在所述第二上拉晶体管与所述第二输出节点之间；/n第三电流控制晶体管，连接在所述第一下拉晶体管与所述第一输出节点之间；以及/n第四电流控制晶体管，连接在所述第二下拉晶体管与所述第二输出节点之间。/n

【技术特征摘要】
20181010 KR 10-2018-01204201.一种锁存电路，包括：
第一反相器，具有第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管连接在用于提供第一电源电压的第一电源节点与第一输出节点之间，所述第一下拉晶体管连接在用于提供第二电源电压的第二电源节点与所述第一输出节点之间，其中，所述第二电源电压低于所述第一电源电压；
第二反相器，具有第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管连接在所述第一电源节点与第二输出节点之间，所述第二下拉晶体管连接在所述第二电源节点与所述第二输出节点之间；
第一电流控制晶体管，连接在所述第一上拉晶体管与所述第一输出节点之间；
第二电流控制晶体管，连接在所述第二上拉晶体管与所述第二输出节点之间；
第三电流控制晶体管，连接在所述第一下拉晶体管与所述第一输出节点之间；以及
第四电流控制晶体管，连接在所述第二下拉晶体管与所述第二输出节点之间。


2.根据权利要求1所述的锁存电路，其中，所述第一反相器、所述第二反相器以及所述第一电流控制晶体管、所述第二电流控制晶体管、所述第三电流控制晶体管和所述第四电流控制晶体管由第一输入电压或第二输入电压来控制，其中，所述第二输入电压与所述第一输入电压具有互补关系。


3.根据权利要求2所述的锁存电路，其中，所述第二上拉晶体管、所述第二下拉晶体管、所述第二电流控制晶体管和所述第四电流控制晶体管由所述第一输入电压控制。


4.根据权利要求2所述的锁存电路，其中，所述第一上拉晶体管、所述第一下拉晶体管、所述第一电流控制晶体管和所述第三电流控制晶体管由所述第二输入电压控制。


5.根据权利要求2所述的锁存电路，其中，所述第一输入电压和所述第二输入电压中的每一个在第一输入电平与第二输入电平之间摆动，其中，所述第二输入电平低于所述第一输入电平。


6.根据权利要求5所述的锁存电路，其中，所述第一电源电压高于所述第一输入电平，并且所述第二电源电压低于所述第二输入电平。


7.根据权利要求5所述的锁存电路，其中，当所述第一输入电压从所述第二输入电平增大到所述第一输入电平时，所述第三电流控制晶体管关断，并且所述第二电流控制晶体管关断。


8.根据权利要求5所述的锁存电路，其中，当所述第一输入电压从所述第一输入电平减小到所述第二输入电平时，所述第一电流控制晶体管关断，并且所述第四电流控制晶体管关断。


9.根据权利要求2所述的锁存电路，还包括接收所述第一输入电压的第一晶体管；以及
接收所述第二输入电压的第二晶体管。


10.根据权利要求9所述的锁存电路，其中，所述第一晶体管和所述第二晶体管中的每一个具有三阱结构。


11.根据权利要求9所述的锁存电路，其中，所述第一晶体管和所述第二晶体管由公共控制电压控制，并且在所述第一输入电压和所述第二输入电压变化的同时，所述公共控制电压将所述第一晶体管和所述第二晶体管保持在导通状态。...

【专利技术属性】
技术研发人员：申晧荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR