本发明专利技术提供一种SOC芯片系统及其开机方法，SOC芯片系统包括：一管理芯片、一SPI外存芯片及若干SOC芯片，SOC芯片分别连接管理芯片与SPI外存芯片，所述SOC芯片上与SPI外存芯片连接的引脚为共享引脚，且SPI外存芯片内存储有开机程序。开机方法包括以下步骤：管理芯片输出开机指令至一SOC芯片，接受开机指令的SOC芯片为当前SOC芯片；当前SOC芯片通过共享引脚的SPI模式从SPI外存芯片中加载开机程序；当前SOC芯片确定开机成功或开机失败；当前SOC芯片将共享引脚定义为GPIO高阻抗模式；当前SOC芯片发送开机成功信号或开机失败信号至管理芯片；管理芯片输出开机指令至下一SOC芯片，然后将下一SOC芯片替换为当前SOC芯片并重复相同的开机步骤。
【技术实现步骤摘要】
【专利说明】
本专利技术涉及一种SOC芯片系统及其开机方法，特别是一种省成本的SOC芯片系统及其开机方法。【
技术介绍
】现有的Sever系统里面可能有好几百颗的SOC (System On a Chip)芯片所组成，这么多的SOC芯片所组成的运算单元，其运算的能力一定远高过传统X86系统。如图1所示，一颗SOC芯片300必须要透过SPI外存芯片200来加载Uboot韧体程序进行开启SOC芯片300 (即加载开机程序)，但数量为N的SOC芯片300相对的也会伴随着数量为N的SPI外存芯片200在系统上。假设一颗8M容量的SPI外存芯片200花费0.8美元，一个系统有16片主机板，每片主机板有8颗SOC芯片300，即表示会有16x8=128颗的SPI外存芯片200，所以会有128x0.8=102.4美元的SPI外存芯片200成本，不利于于节省零件成本费用。【
技术实现思路
】本专利技术的主要目的在于提供一种省成本的SOC芯片系统及其开机方法。本专利技术提供一种SOC芯片系统,其包括:一管理芯片、一 SPI外存芯片及若干SOC芯片，SOC芯片分别连接管理芯片与SPI外存芯片，所述SOC芯片上与SPI外存芯片连接的引脚为共享引脚，且SPI外存芯片内存储有开机程序；管理芯片用于按序输出开机指令至单一 SOC芯片，接受开机指令的SOC芯片为当前SOC芯片，且管理芯片根据当前SOC芯片的开机成功信号或开机失败信号输出开机指令给下一 SOC芯片，然后将下一 SOC芯片替换为当前SOC芯片；SOC芯片用以接收开机指令、定义共享引脚的工作模式以及传输开机成功信号或开机失败信号至管理芯片，当SOC芯片接收开机指令后通过共享引脚的SPI模式从SPI外存芯片中加载开机程序，而当加载开机程序结束后，SOC芯片将共享引脚定义为GP1高阻抗模式并传输开机成功信号或开机失败信号至管理芯片。特别地，所述管理芯片为CPLD或BMC。特别地，所述管理芯片连接一扩展芯片，部分SOC芯片连接于管理芯片与SPI外存芯片之间，部分SOC芯片连接于扩展芯片与SPI外存芯片之间。本专利技术还提供一种SOC芯片系统的开机方法，其通过权利要求1所述的SOC芯片系统达成；所述开机方法包括以下步骤:步骤10:管理芯片输出开机指令至一 SOC芯片，接受开机指令的SOC芯片为当前SOC芯片；步骤20:当前SOC芯片通过共享引脚的SPI模式从SPI外存芯片中加载开机程序;步骤30:当前SOC芯片确定开机成功或开机失败；步骤40:当前SOC芯片将共享引脚定义为GP1高阻抗模式；步骤50:当前SOC芯片发送开机成功信号或开机失败信号；步骤60:管理芯片接收开机成功信号或开机失败信号；步骤70:管理芯片输出开机指令至下一 SOC芯片，然后将下一 SOC芯片替换为当前SOC芯片并返回步骤20。特别地，所述SOC芯片共享引脚的预设模式为SPI模式。特别地，每一 SOC芯片重复开机的最高次数为预设次数，在预设次数范围内SOC芯片开机成功，则SOC芯片确定开机成功，而在同一 SOC芯片的开机次数到达预设次数后SOC芯片开机失败，则SOC芯片确定开机失败。特别地，于步骤20与步骤30之间还包括以下步骤:步骤21:侦测当前SOC芯片是否成功开机？若成功开机，则执行步骤30 ;若未成功开机，则执行步骤22;步骤22:判断当前SOC芯片的开机次数是否到达预设次数？若到达预设次数，则执行步骤30 ;若未到达预设次数，则执行步骤23 ；步骤23:当前SOC芯片发送开机失败信号至管理芯片；步骤24:管理芯片再一次输出开机指令至当前SOC芯片并返回步骤20。特别地，所述开机指令为第一信号由预设的低电位变为高电位。特别地，所述开机成功信号为第二信号由预设的高电位变为低电位，开机失败信号为第二信号由高电位信号持续预定时间。与现有技术相比较，本专利技术通过SOC芯片中共享引脚的模式改变以保证单一 SOC芯片与SPI外存芯片之间进行数据传输，即，只有一颗当前SOC芯片的共享引脚为SPI模式，其余SOC芯片的共享引脚为GP1高阻抗模式。一颗SOC芯片的加载开机程序结束后，再由管理芯片输出开机指令至下一颗SOC芯片，从而使所有SOC芯片实现加载开机程序。本专利技术将所有的SOC芯片共享同一颗SPI外存芯片，减少了 SPI外存芯片的使用数量，从而节省了成本。【【附图说明】】图1为现有SOC芯片系统的结构示意图。图2为本专利技术SOC芯片系统的结构示意图。图3为本专利技术SOC芯片系统的开机方法的流程图。【【具体实施方式】】请参阅图2所示，本专利技术提供一种SOC芯片系统，其包括:一管理芯片1、一 SPI外存芯片2及若干SOC芯片3，SOC芯片3分别连接管理芯片I与SPI外存芯片2，所述SOC芯片3上与SPI外存芯片2连接的引脚为共享引脚，且SPI外存芯片2内存储有开机程序；于本实施例中，所述管理芯片I为CPLD或BMC，SPI外存芯片2为SPI flash芯片。管理芯片I用于按序输出开机指令至单一 SOC芯片3，接受开机指令的SOC芯片3为当前SOC芯片3，且管理芯片I根据当前SOC芯片3的开机成功信号或开机失败信号输出开机指令给下一 SOC芯片3，然后将下一 SOC芯片3替换为当前SOC芯片3 ;于本实施例中，管理芯片I通过Reset信号线输出开机指令至单一当前SOC芯片3 ;且管理芯片I根据当前SOC芯片3的开机成功信号或开机失败信号输出开机指令给下一 SOC芯片3 ；SOC芯片3用以接收开机指令、定义共享引脚的工作模式以及传输开机成功信号或开机失败信号至管理芯片I ;当SOC芯片3接收开机指令后通过共享引脚的SPI模式从SPI外存芯片2中加载开机程序，而当加载开机程序结束后，SOC芯片3将共享引脚定义为GP1高阻抗模式并传输开机成功信号或开机失败信号至管理芯片，于本实施例中，SOC芯片3通过Heart beat信号线传输开机成功信号或开机失败信号给管理芯片I。于本实施例中，所述管理芯片I连接一扩展芯片4，若SOC芯片3的数量超出管理芯片I的输出脚位数量，造成部分SOC芯片3无法与管理芯片I连接，透过扩展芯片4，使部分SOC芯片3连接于管理芯片I与SPI外存芯片2之间，部分SOC芯片3连接于扩展芯片4与SPI外存芯片2之间。请参阅图2及图3所示，本专利技术还提供一种SOC芯片系统的开机方法，其通过图1所述的SOC芯片系统达成；于本实施例中，所述SOC芯片共享引脚31的预设模式为SPI模式。所述开机方法包括以下步骤:当前第1页1 2 本文档来自技高网...
【技术保护点】
一种SOC芯片系统，其特征在于包括：一管理芯片、一SPI外存芯片及若干SOC芯片，SOC芯片分别连接管理芯片与SPI外存芯片，所述SOC芯片上与SPI外存芯片连接的引脚为共享引脚，且SPI外存芯片内存储有开机程序；管理芯片用于按序输出开机指令至单一SOC芯片，接受开机指令的SOC芯片为当前SOC芯片，且管理芯片根据当前SOC芯片的开机成功信号或开机失败信号输出开机指令给下一SOC芯片，然后将下一SOC芯片替换为当前SOC芯片；SOC芯片用以接收开机指令、定义共享引脚的工作模式以及传输开机成功信号或开机失败信号至管理芯片，当SOC芯片接收开机指令后通过共享引脚的SPI模式从SPI外存芯片中加载开机程序，而当加载开机程序结束后，SOC芯片将共享引脚定义为GPIO高阻抗模式并传输开机成功信号或开机失败信号至管理芯片。
【技术特征摘要】
【专利技术属性】
技术研发人员：林炳村，
申请(专利权)人：昆达电脑科技昆山有限公司，神达电脑股份有限公司，
类型：发明
国别省市：江苏;32
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