一种数字基带调制架构及其延时缓冲控制方法技术

本发明专利技术公开了一种数字基带调制架构及其延时缓冲控制方法，涉及无线通信发射机及信号处理技术领域。本发明专利技术的数字基带调制架构是基于逐级数据请求机制的低延时逐比特可变数字基带调制架构，其包括信道编码模块、调制编帧模块和速率变换模块，本申请的数字基带调制架构，忽略了星座映射模块和RRC滤波模块。本发明专利技术在传统架构的基础上增加速率转换模块，提出了新的数据缓存深度计算方法，通过改变速率转换因子，可以实现传输速率逐比特可变的数字基带调制架构。

A digital baseband modulation architecture and its delay buffer control method

【技术实现步骤摘要】
一种数字基带调制架构及其延时缓冲控制方法
本专利技术涉及无线通信发射机及信号处理
，更具体的说涉及一种数字基带调制架构及其延时缓冲控制方法。
技术介绍
在现代无线通信单载波频域均衡系统(SC-FDE)中，发射机数字基带信号处理架构主要由信道编码、星座映射、编帧、成型滤波(RRC)组成。信道编码的任务是在发送端以可控的方式对要发送的信息中加入一定的冗余度，在接收端这些冗余度可以用来检测并且纠正信息通过信道传输产生的错误，以提高系统的误码率性能。根据用途，信道编码可以分为检错码和纠错码，检错码以检错为目的，不一定能纠错，纠错码以纠错为目的，一定能检错；根据纠错码各码组信息元和监督元的函数关系，又可以分为线性码和非线性码；根据各码元与本组信息的关系，纠错码又可以分为分组码和卷积码，分组码的各码元仅与本组信息元有关，卷积码中码元不仅与本组的信息员有关，而且还与前面的若干组的信息元有关。因此，在实际应用中，大约有30多种信道编码方式可供选择，比如线性分组码、RS编码、循环码、BCH码、卷积码、Turbo码等，不同编码方式有不同的编码效率Rb＝k/n，其中k是信息元的个数，n为码长。星座映射的任务是根据调制方式对信道编码输出的二进制比特流进行星座映射，得到复数形式的I/Q数据，常见的星座映射方式包括BPSK、QPSK、MQAM等。实际系统会根据不同的数据传输速率要求采用不同的映射方式。以MQAM为例，一个符号对应的比特数为m＝log2M，当M∈{4,16,32,64,128,256}，则m∈{2,4,5,6,7,8}。所以在一个具体通信系统中，发射机数字基带传输速率可用R＝Rs·m·Rb表示，其中Rs为符号速率，典型值为3.84Msps。编帧模块主要对I/Q两路数据前加入循环前缀CP及独特字(UW)以形成训练序列，循环前缀的作用是消除码间干扰，CP的产生方法是先将数据分块，每N个点为一块，然后将每N点数据的后M点放在该数据块之前。UW序列作用是信道估计。真实的信道频域分量非常丰富，为了进行完整的信道估计，要求独特字(UW)具有幅频均匀特性。成型滤波主要是根据频谱要求完成脉冲成形滤波，最后将成形滤波(RRC)数据转换成数字基带模拟信号，并完成正交调制。为了将成形滤波数据转换成数字基带模拟信号，成形滤波器输出的数据速率需要和数模转换(DAC)的采样率一致。这种架构的的首要缺点是延时不可控，真实数字基带信号处理有大量的数据缓存区。这些延时将导致传统架构没法应用在低延时无线传输领域。这种架构另一个缺点是传输速率可变范围有限，可变次数大概等于星座映射种类和信道编码方式种类之积，为了实现数据传输速率的可变，传统架构可以采用的方法有，改变系统时钟频率，信道编码方式和数据调制(映射)方式。改变时钟频率需要采用专门的时钟产生芯片，如直接数字频率合成DDS芯片，这种方法硬件设计复杂度、成本都很高。改变信道编码方式和星座映射点数，虽然可以实现传输速率在一定范围可变，但很难实现逐比特传输速率可变。
技术实现思路
为了克服上述现有技术中存在的缺陷和不足，本专利技术提供了一种数字基带调制架构及其延时缓冲方法，本专利技术的专利技术目的在于解决现有技术中存在的无法应用在低延时无线传输领域以及很难实现逐比特传输速率可变的问题，本专利技术的数字基带调制架构是基于逐级数据请求机制的低延时逐比特可变数字基带调制架构，其包括信道编码模块、调制编帧模块和速率变换模块，本申请的数字基带调制架构，忽略了星座映射模块和RRC滤波模块。本专利技术在传统架构的基础上增加速率转换模块，提出了一种新的数字基带调制架构及延时缓冲控制方法，通过改变速率转换因子，可以实现传输速率逐比特可变。为了解决上述现有技术中存在的问题，本专利技术是通过下述技术方案实现的：一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；其特征在于：所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数Dfir、Dsec，再根据sum当前值的小数部分对Dfir、Dsec做内插；通过改变速率变换因子r，可以实现1sps传输速率逐比特可变；通过设定速率变换因子，速率变换模块向调制编帧模块请求数据，调制编帧模块向信道编码模块请求数据，信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块。所述速率变换模块向调制编帧模块请求数据，具体是指，速率变换模块实时判断子缓存区buf1数据量是否大于设定阈值，若是，则不发送数据请求信号，速率变换模块输出恒定数据速率的数据；若不是，则发送数据请求信号到调制编帧模块。速率变换模块产生数据传输延时主要由子缓存区buf1产生，当子缓存区buf1深度越大，则延时越大，速率变换模块接收调制编帧模块的分块数据，以恒定的速率输出数据。所述调制编帧模块向信道编码模块请求数据，具体是指，当调制编帧模块响应数据请求信号时，首先判断其内部缓存区的剩余数据量是否大于设定阈值，若是，则不发送数据请求信号到信道编码模块，并开始按照相应的帧格式发送数据块；若不是，则发送数据请求信号到信道编码模块。基于本专利技术的数字基带调制架构的逐级数据请求机制，本专利技术还提出了一种数字基带调制架构的延时缓冲控制方法。一种数字基带调制架构的延时缓冲控制方法，其特征在于：信道编码时钟域为clkchan-enc，调制编帧模块时钟域为clkframe，速率变换模块时钟域clkrate，信道编码缓存区深度为Dchan-enc，调制编帧缓存区深度为Dframe，速率变换模块缓存区深度为Drate，信道编码数据输出平均速率为Rchan-enc，调制编帧模块数据输出平均速率为Rframe，速率变换模块数据输出速率Rrate，则调制架构的延时可近似表示为：Tdelay≈Dchan-enc/Rchan-enc+Dframe/Rframe+Drate/Rrate因此，可通过调整缓存区深度Dchan-enc、Dframe、Drate控制数字调制的延时。与现有技术相比，本专利技术所带来的有益的技术效果表现在：1、本专利技术提案与
技术介绍
中最接近的现有技术是依靠改变时钟频率、调制方式、信道编码效率实现数据传输速率可调数字基带调制架构，两者都面向通用发射机的数字基带调制架构，相比之下本专利技术的技术优点表现在：(1)相比于现有的发射机数字基带调制架构，本提案具有发射机可控低延时的技术优点。传统架构依赖于深度很大的缓存模块，其中调制编帧和信道编码缓存区深度的设计仅依靠经验选择，而本提案在传统架构的基础上增加速率转换模块，提出了新的数据缓存深度计算方法，通过改变速率转换因子，可以实现传输速率逐比特可变的数字基带调制架构；(2)相比于现有的发射机数字基带调制架构，本提本文档来自技高网...

【技术保护点】
1.一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；其特征在于：所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数D

【技术特征摘要】
1.一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；其特征在于：所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数Dfir、Dsec，再根据sum当前值的小数部分对Dfir、Dsec做内插；通过改变速率变换因子r，可以实现1sps传输速率逐比特可变；通过设定速率变换因子，速率变换模块向调制编帧模块请求数据，调制编帧模块向信道编码模块请求数据，信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块。


2.如权利要求1所述的一种数字基带调制架构，其特征在于：所述速率变换模块向调制编帧模块请求数据，具体是指，速率变换模块实时判断子缓存区buf1数据量是否大于设定阈值，若是，则不发送数据请求信号，速率变换模块输出恒定数据速率的数据；若不是，则发送数据请求信号到调制编帧模块。


3.如权利要求2所述的一种数字基带调制架构，其特征在于：速率变换模块产生数据传输延时主要由子缓存区...

【专利技术属性】
技术研发人员：马建平，杨大龙，马鑫冰，霍飞向，秋勇涛，
申请(专利权)人：中国工程物理研究院电子工程研究所，
类型：发明
国别省市：四川;51