数据锁存电路以及半导体存储装置制造方法及图纸

实施方式提供能够小型化的数据锁存电路以及半导体存储装置。实施方式的数据锁存电路具备第一n沟道型晶体管以及第一p沟道型晶体管。所述第一n沟道型晶体管的栅与所述第一p沟道型晶体管的栅是共同的。

Data latch circuit and semiconductor memory device

【技术实现步骤摘要】
数据锁存电路以及半导体存储装置本申请以日本专利申请2018-172343号(申请日：2018年9月14日)为在先申请而享有优先权。本申请通过参照该在先申请而包括在先申请的全部内容。
实施方式涉及数据锁存电路以及半导体存储装置。
技术介绍
近年来，在搭载有NAND型闪速存储器(flashmemory)的半导体存储装置中，为了读取蓄积在各存储单元(memorycell)中的数据而使用了读出放大器(senseamplifier)。如果既要对存储单元进行高集成化又要维持数据传输速度，则连接于读出放大器的数据锁存电路的数量会增加，整体的面积会增大。
技术实现思路
实施方式提供能够小型化的数据锁存电路以及半导体存储装置。实施方式所涉及的数据锁存电路具备第一n沟道型晶体管以及第一p沟道型晶体管。所述第一n沟道型晶体管的栅(gate)与所述第一p沟道型晶体管的栅是共同的。实施方式所涉及的半导体存储装置具备：读出放大器、所述数据锁存电路、相互隔开间隔地层叠的多层电极膜、贯通所述多层电极膜本文档来自技高网...

【技术保护点】
1.一种数据锁存电路，具备：/n第一n沟道型晶体管；以及/n第一p沟道型晶体管，/n所述第一n沟道型晶体管的栅与所述第一p沟道型晶体管的栅是共同的。/n

【技术特征摘要】
20180914 JP 2018-1723431.一种数据锁存电路，具备：
第一n沟道型晶体管；以及
第一p沟道型晶体管，
所述第一n沟道型晶体管的栅与所述第一p沟道型晶体管的栅是共同的。


2.根据权利要求1所述的数据锁存电路，
所述第一n沟道型晶体管为驱动器，所述第一p沟道型晶体管为负载。


3.根据权利要求1或2所述的数据锁存电路，
所述栅的形状是曲柄状。


4.根据权利要求1或2所述的数据锁存电路，还具备：
第二n沟道型晶体管；
第三n沟道型晶体管；
第四n沟道型晶体管；以及
第二p沟道型晶体管，
所述第二n沟道型晶体管的栅与所述第二p沟道型晶体管的栅是共同的，
所述第三n沟道型晶体管的源和漏中的一方连接于所述第二n沟道型晶体管的栅及所述第二p沟道型晶体管的栅、以及所述第一n沟道型晶体管的源和漏中的一方及所述第一p沟道型晶体管的源和漏中的一方，所述第三n沟道型晶体管的源和漏中的另一方连接于读出放大器，
所述第四n沟道型晶体管的源和漏中的一方连接于所述第一n沟道型晶体管的栅及所述第一p沟道型晶体管的栅、以及所述第二n沟道型晶体管的源和漏中的一方及所述第二p沟道型晶体管的源和漏中的一方，所述第四n沟道型晶体管的源和漏中的另一方连接于所述读出放大器，
对于所述第一p沟道型晶体管的源和漏中的另一方及所述第二p沟道型晶体管的源和漏中的另一方，能够施加第一基准电位，
对于所述第一n沟道型晶体管的源和漏中的另一方及所述第二n沟道型晶体管的源和漏中的另一方，施加第二基准电位。


5.一种半导体存储装置，具备：
读出放大器；
权利要求1至4中任一项所述的数据锁存电路；
相互隔开间隔地层叠的多层电极膜；
贯通所述多层电极膜的半导体部件；
设置在所述电极膜与所述半导体部件之间的电荷蓄积部件；
连接于所述半导体部件的源线；以及
连接于所述半导体部件与所述读出放大器之间的位线。


6.根据权利要求5所述的半导体存储装置，
所述读出放大器及所述数据锁存电路设置于第一基板，
所述多层电极膜、所述半导体部件、所述电荷蓄积部件、所述源线及所述位线设置于第二基板，
所述第一基板与所述第二基板相互贴合。


7.一种半导体存储装置，具备：
第一读出放大器电路；以及
第二读出放大器电路，
所述第一读出放大器电路和所述第二读出放大器电路分别具有包括n沟道型晶体管的数据锁存电路，
所述第一读出放大器电路的所述n沟道型晶体管的栅与所述第二读出放大器电路的所述n沟道型晶体管的栅是共同的。


8.根据权利要求7所述的半导体存储装置，
所述第一读出放大器电路的所述n沟道型晶体管及所述第二读出放大器电路的所述n沟道型晶体管是传输门。


9.根据权利要求7或8所述的半导体存储装置，还具备：
相互隔开间隔地层叠的多层电极膜；
贯通所述多层电极膜的半导体部件；
设置在所述电极膜与所述半导体部件之间的电荷蓄积部件；
连接于所述半导体部件的源线；以及
将所述半导体部件与所述第一读出放大器电路及所述第二读出放大器电路进行连接的位线。


10.根据权利要求9所述的半导体存储装置，
所述第一读出放大器电路及所述第二读出放大器电路形成于第一基板，
所述多层电极膜、所述半导体部件、所述电荷蓄积部件、所述源线及所述位线形成于第二基板，
所述第一基板与所述第二基板相互贴合。


11.一种数据锁存电路，具备：
第一半导体基板；
n阱，设置在所述第一半导体基板上；
p阱，设置在所述第一半导体基板上，在第一方向上与所述n阱相邻地排列；
第一p型层～第六p型层，设置在所述n阱上，沿着与所述第一方向交叉的第二方向排列；
第一n型层～第五n型层，设置在所述p阱上，沿着所述第二方向排列；
第一栅，设置于所述n阱中所述第一p型层与所述第二p型层之间的部分的紧上方区域；
第二栅，设置于所述p阱中所述第一n型层与所述第二n型层之间的部分的紧上方区域；
第三栅，设置于所述n阱中所述第二p型层与所述第三p型层之间的部分的紧上方区域、及所述p阱中所述第二n型层与所述第三n型层之间的部分的紧上方区域；
第四栅，设置于所述n阱中所述第四p型层与所述第五p型层之间的部分的紧上方区域、及所述p阱中所述第三n型层与所述第四n型层之间的部分的紧上方区域；
第五栅，设置于所述n阱中所述第五p型层与所述第六p型层之间的部分的紧上方区域；以及
第六栅，设置于所述p阱中所述第四n型层与所述第五n型层之间的部分的紧上方区域。


12.根据权利要求11所述的数据锁存电路，
所述第三栅的形状及所述第四栅的形状是曲柄状。


13.根据权利要求11或12所述的数据锁存电路，
还具备设置在所述第三p型层与所述第四p型层之间的绝缘层。


14.根据权利要求11或12所述的数据锁存电路，还具备：
第一接触件，下端连接于所述第三p型层；
第二接触件，下端连接于所述第二n型层；
第三接触件，下端连接于所述第四栅；
第四接触件，下端连接于所述第三栅；
第五接触件，下端连接于所述第四n型层；以及
第六接触件，下端连接于所述第四p型层，
所述第一接触件与所述第六接触件在所述第二方向上排列，所述第二接触件与所述第五接触件在所述第二方向上排列。


15.一种半导体存储装置，具备：
多个根据权利要求11至14中任一项所述的数据锁存电路；
读出放大器；
第七接触件，被施加第一基准电位；
第八接触件，被施加第二基准电位，连接于所述第三n型层；以及
第九接触件，连接于所述读出放大器，
多个所述数据锁存电路沿着所述第一方向以及所...

【专利技术属性】
技术研发人员：中冢圭祐，佐贯朋也，前田高志，四方刚，青地英明，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP