可重构处理器制造技术

本发明专利技术提供可重构处理器。可重构处理器具备：可重构电路，其具有多个处理单元，能够动态地重构由多个处理单元形成的电路结构；配置存储器，其存储多个表示在可重构电路中构成的电路结构的结构信息；以及控制电路，其对可重构电路和配置存储器进行控制，其中，控制电路具备：加载处理部，其将表示第一电路的第一结构信息和表示第二电路的第二结构信息从外部存储器加载到配置存储器；以及处理控制部，其使基于第一电路的处理动作和基于第二电路的处理动作重复执行，直至一个矩阵的全部元素与另一个矩阵的全部元素的乘积和运算处理结束为止。

Reconfigurable processor

【技术实现步骤摘要】
可重构处理器
本专利技术的实施方式涉及一种可重构处理器。
技术介绍
以往，作为能够由设计者重构独特的电路的芯片、例如能够作为专用于特定处理的专用硬件或特殊应用处理器发挥功能的芯片，已知有FPGA(FieldProgrammableGateArray：现场可编程门阵列)、可重构处理器。FPGA与可重构处理器在与电路的重构相关的基本构成要素的粒度方面尤为不同，FPGA的基本构成单位为具有1比特(bit)的细粒度的LUT(Lookuptable：查找表)，与此相对地，可重构处理器的基本构成单位为具有至少4比特、例如16比特左右的粗粒度的处理单元(ProcessingElement)。在可重构处理器中，多个处理单元以矩阵状配设，通过被写入有结构信息的过程即配置来使可重构处理器安装特定的功能，该结构信息包括该多个处理单元的配线的连接关系和各处理单元的功能定义结构信息。在FPGA中也是，通过大致同样的配置来安装特定的功能。可重构处理器中的结构数据的基本构成单位的粒度比FPGA中的基本构成单位的粒度粗，因此可重构处理器中的结构数据所需的参数少，数据量小，因而加载结构信息所花费的时间也短。因此，在FPGA中，保存结构信息的配置存储器仅具有一个用以保存用于安装当前的功能的结构信息的存储体，与此相对地，可重构处理器中的配置存储器具有保存用于安装当前的功能的结构信息的前台存储体和保存用于实现将来使用的功能的结构信息的后台存储体。可重构处理器加载结构信息所花费的时间短，因此能够在处理过程中对数据进行处理的期间对多个存储体进行切换，这样的动作将多个处理单元动态地重构，因此被称为动态重构。此外，作为与这样的可重构处理器有关的技术，已知如下一种可重构处理器的控制方法(参照专利文献1)：在将多个处理单元中的第一处理单元使用于数据的存储之后，将第一处理单元与第二处理单元连接来将数据从第一处理单元移动复制到第二处理单元，同时，在其它的处理单元中实现规定的功能。现有技术文献专利文献专利文献1：日本专利第5882714号说明书
技术实现思路
专利技术要解决的问题近年来，从提高灵活性、降低成本及功耗的观点出发，提出了对深度学习等机器学习应用并行处理性能优异的FPGA、可重构处理器的方案。在进行机器学习方面，矩阵的乘法运算是必需的，特别是关于可重构处理器要求在进行矩阵的乘法运算时进一步提高并行度。本专利技术的实施方式是为了解决上述的问题点而完成的，其目的在于提供一种在进行矩阵的乘法运算时能够提高并行度的可重构处理器。用于解决问题的方案为了解决上述的问题，本实施方式所涉及的可重构处理器具备：可重构电路，其具有多个处理单元，能够动态地重构由所述多个处理单元形成的电路结构；配置存储器，其存储多个表示在该可重构电路中构成的电路结构的结构信息；以及控制电路，其对所述可重构电路和所述配置存储器进行控制，所述可重构处理器进行所连接的外部存储器中存储的矩阵的乘法运算，所述可重构处理器的特征在于，所述控制电路具备：加载处理部，其将表示第一电路的第一结构信息和表示第二电路的第二结构信息从所述外部存储器加载到所述配置存储器，其中，所述第一电路将外部存储器中存储的一个矩阵的至少一个规定的行或者至少一个规定的列中包括的全部元素保存于缓冲存储器，所述第二电路基于所述外部存储器中存储的另一个矩阵的全部元素和所述缓冲存储器中保存的全部元素执行乘积和运算处理；以及处理控制部，其使基于所述第一电路的处理动作和基于第二电路的处理动作重复执行，直至所述一个矩阵的全部元素与所述另一个矩阵的全部元素的乘积和运算处理结束为止，其中，所述第一电路是基于被加载到所述配置存储器的所述第一结构信息而在所述可重构电路中构成的，所述第二电路是基于被加载到所述配置存储器的所述第二结构信息而在与构成所述第一电路的时机不同的时机在所述可重构电路中构成的。专利技术的效果根据本专利技术的实施方式，在进行矩阵的乘法运算时能够提高并行度。附图说明图1是示出实施方式所涉及的可重构处理器的硬件结构的图。图2是表示可重构电路的硬件结构的框图。图3是示出作为运算对象的矩阵的图。图4是表示控制电路的功能结构的框图。图5是表示控制电路的与矩阵的乘法运算相关的整体动作的流程图。图6是表示转置控制处理的动作的流程图。图7是表示动作控制处理的动作的流程图。图8是表示第一运算控制处理的动作的流程图。图9是表示第一电路的框图。图10是表示第二电路的框图。图11是表示第二运算控制处理的动作的流程图。图12是表示第三电路的框图。附图标记说明1：可重构处理器；2：外部存储器；10：可重构电路；12：控制电路；PE：处理单元；121：大小判定部；123：参数变更部；125：电路构成部；126：处理控制部。具体实施方式下面，参照附图来说明本专利技术的实施方式。(可重构处理器的硬件结构)对本实施方式所涉及的可重构处理器的硬件结构进行说明。图1是表示可重构处理器的硬件结构的框图。图2是表示可重构电路的硬件结构的框图。如图1所示，本实施方式所涉及的可重构处理器1具备可重构电路10、配置存储器11、控制电路12、数据总线13以及与外部存储器2连接的外部I/O14。外部存储器2是用于保存由控制电路12执行的程序、利用可重构电路10或控制电路12进行处理的数据、表示可重构电路10的电路结构的结构信息等的RAM(RandomAccessMemory：随机存取存储器)。如图2所示，可重构电路10具有以矩阵状配置的多个处理单元PE，是能够基于结构信息来动态地变更由这些处理单元PE形成的电路的结构的动态可重构设备。在此，结构信息表示作为电路结构的、各处理单元PE的功能定义和多个处理单元PE间的连接关系。此外，在图2中，仅示出可重构电路10中包括的处理单元PE的一部分来进行说明，关于后述的图9、图10、图11也是同样的。另外，本实施方式所涉及的可重构电路10可以是仅由同一种类的处理单元PE构成的同类型(日语：ホモ型)和由专用于特定功能的多个种类的处理单元PE构成的异类型(日语：ヘテロ型)中的任一方。配置存储器11是保存从外部存储器2加载的结构信息的存储装置，在本实施方式中，配置存储器11具有三个存储体，各存储体分别能够保存一个结构信息。能够将这三个存储体中的规定的一个存储体设为前台存储体，此时其余两个存储体被作为后台存储体使用。在此，前台存储体是用于保存表示当前的电路结构的一个结构信息的存储体，后台存储体是用于保存表示要动态切换的电路结构的两个结构信息的存储体。选择三个存储体中的一个存储体来作为前台存储体，基于该前台存储体中保存的结构信息来构成可重构电路10的电路。控制电路12是对可重构电路10和配置存储器11进行控制的CPU(CentralProcessingUnit：中央处理单元)。控制电路1本文档来自技高网...

【技术保护点】
1.一种可重构处理器，具备：可重构电路，其具有多个处理单元，能够动态地重构由所述多个处理单元形成的电路结构；配置存储器，其存储多个表示在该可重构电路中构成的电路结构的结构信息；以及控制电路，其对所述可重构电路和所述配置存储器进行控制，所述可重构处理器进行所连接的外部存储器中存储的矩阵的乘法运算，所述可重构处理器的特征在于，所述控制电路具备：/n加载处理部，其将表示第一电路的第一结构信息和表示第二电路的第二结构信息从所述外部存储器加载到所述配置存储器，其中，所述第一电路将所述外部存储器中存储的一个矩阵的至少一个规定的行或者至少一个规定的列中包括的全部元素保存于缓冲存储器，所述第二电路基于所述外部存储器中存储的另一个矩阵的全部元素和所述缓冲存储器中保存的全部元素执行乘积和运算处理；以及/n处理控制部，其使基于所述第一电路的处理动作和基于第二电路的处理动作重复执行，直至所述一个矩阵的全部元素与所述另一个矩阵的全部元素的乘积和运算结束为止，其中，所述第一电路是基于被加载到所述配置存储器的所述第一结构信息而在所述可重构电路中构成的，所述第二电路是基于被加载到所述配置存储器的所述第二结构信息而在与构成所述第一电路的时机不同的时机在所述可重构电路中构成的。/n...

【技术特征摘要】
20180910 JP 2018-1686971.一种可重构处理器，具备：可重构电路，其具有多个处理单元，能够动态地重构由所述多个处理单元形成的电路结构；配置存储器，其存储多个表示在该可重构电路中构成的电路结构的结构信息；以及控制电路，其对所述可重构电路和所述配置存储器进行控制，所述可重构处理器进行所连接的外部存储器中存储的矩阵的乘法运算，所述可重构处理器的特征在于，所述控制电路具备：
加载处理部，其将表示第一电路的第一结构信息和表示第二电路的第二结构信息从所述外部存储器加载到所述配置存储器，其中，所述第一电路将所述外部存储器中存储的一个矩阵的至少一个规定的行或者至少一个规定的列中包括的全部元素保存于缓冲存储器，所述第二电路基于所述外部存储器中存储的另一个矩阵的全部元素和所述缓冲存储器中保存的全部元素执行乘积和运算处理；以及
处理控制部，其使基于所述第一电路的处理动作和基于第二电路的处理动作重复执行，直至所述一个矩阵的全部元素与所述另一个矩阵的全部元素的乘积和运算结束为止，其中，所述第一电路是基于被加载到所述配置存储器的所述第一结构信息而在所述可重构电路中构成的，所述第二电路是基于被加载到所述配置存储器的所述第二结构信息而在与构成所述第一电路的时机不同的时机在所述可重构电路中构成的。


2.根据权利要求1所述的可重构处理器，其特征在于，
所述控制电路还具备大小判定部，该大小判定部判定所...

【专利技术属性】
技术研发人员：藤泽了，
申请(专利权)人：东京计器株式会社，
类型：发明
国别省市：日本;JP