半导体集成电路制造技术

本发明专利技术的实施方式提供一种能够以节省存储器的方式安装神经网络的半导体集成电路。实施方式的半导体集成电路具备：交叉点型的存储单元阵列(11)；输入部(12)，连接于向存储单元阵列(11)的输入；以及输出部(14)，连接于自存储单元阵列(11)的输出。存储单元阵列具备：多条字线(WL)；多条位线(BL)，与多条字线交叉；以及多个电阻变化型的存储单元(MC)，分别形成在字线(WL)与位线(BL)的交叉点。输入部(12)具备：存取控制部，按时间序列控制以矩阵表示的数据的向存储单元(MC)的存取；以及驱动器，对连接于数据的存取地的存储单元(MC)的字线(WL)施加与该数据的值对应的电压。输出部(14)具备多个保持电路，保持位线(BL)的输出电平的在时间序列中的代表值。

Semiconductor integrated circuit

【技术实现步骤摘要】
半导体集成电路[相关申请案]本申请案享有以日本专利申请案2018-159344号(申请日：2018年8月28日)作为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体集成电路。
技术介绍
当前正盛行关于AI(artificialintelligence，人工智能)芯片的技术开发。AI芯片是基于AI技术的具有运算处理功能的半导体集成电路。例如也已知安装着神经网络的芯片。深度神经网络(DeepNeuralNetwork：DNN)之一的卷积神经网络(ConvolutionalNeuralNetwork：CNN)尤其在图像识别处理的领域发挥优异的性能。CNN具备卷积层(Convolutionlayer)与池化层(Poolinglayer)。卷积层例如通过使用由正方矩阵赋予的滤波器(核心)进行的卷积运算而抽取前一层的数据的特征。例如，如果将包含N行×M列的矩阵的图像数据以3×3的滤波器卷积，那么可算出(N－2)行×(M－2)列的特征矢量(张量)。池化层直接而言是为了缩小前一层的数据大小而设置。例如可通过将卷积层的输出以2×2的区域加以区分，并取区域内的代表值而削减数据量。将区域内的最大值传递给下一层称为最大池化(MaxPooling)。原理上也能够抽取区域内的平均值、或最小值作为代表值。为了将神经网络安装在半导体芯片，例如会消耗用以存储CNN的滤波器的大量的存储器空间。而且，也需要用以暂时储存卷积运算的结果、或池化运算的结果的缓冲存储器，存储器空间进一步受到压榨。如果卷积层或池化层的数量增加，那么事态将变得越发严重。
技术实现思路
本专利技术的实施方式提供一种能够以节省存储器的方式安装神经网络的半导体集成电路。实施方式的半导体集成电路具备：交叉点型的存储单元阵列；输入部，连接于向所述存储单元阵列的输入；以及输出部，连接于自所述存储单元阵列的输出。所述存储单元阵列具备：多条字线；多条位线，与所述多条字线交叉；以及多个电阻变化型的存储单元，分别形成在所述字线与所述位线的交叉点。所述输入部具备：存取控制部，按时间序列控制以矩阵表示的数据的向所述存储单元的存取；以及驱动器，对连接于所述数据的存取地的存储单元的字线施加与该数据的值对应的电压。所述输出部具备多个保持电路，保持所述位线的输出电平的在时间序列中的代表值。附图说明图1是表示卷积神经网络的一例的概念图。图2是表示实施方式的识别系统1的一例的方块图。图3是表示图2所示的识别器4的一例的概念图。图4是表示实施方式的半导体集成电路的一例的方块图。图5是表示图4所示的输入部12及输出部14的一例的方块图。图6是表示存储单元阵列11的等效电路的一例的图。图7是存储单元阵列11的立体图。图8是表示神经网络的积和运算的概念图。图9是用以说明交叉点型存储单元阵列的积和运算的图。图10是表示实施方式中假定的输入数据的一例的图。图11是表示实施方式中假定的CNN的滤波器的一例的图。图12是表示储存卷积运算的结果的序列的一例的图。图13是表示滤波器的应用区域、与序列要素A、E、I、M的关系的图。图14是表示滤波器的应用区域、与序列要素B、F、J、N的关系的图。图15是表示滤波器的应用区域、与序列要素C、G、K、O的关系的图。图16是表示滤波器的应用区域、与序列要素D、H、L、P的关系的图。图17是用以说明最大池化的图。图18是用以说明实施方式的作用的图。图19是用以说明实施方式的作用的时序图。图20是为了进行比较而示出在既有的神经网络中消耗的存储区域的图。图21是表示作为选择器的二极管Di的电压-电流特性的一例的曲线图。图22是表示存储单元阵列的另一例的立体图。具体实施方式以下，参考附图对实施方式进行说明。以下所示的若干实施方式例示出用以将技术思想具体化的装置及方法，并非是由构成零件的形状、构造、配置等特定技术思想。各功能区块可作为硬件及软件的任一者或将两者组合而成者实现。各功能区块无需如以下例般区别。例如，一部分功能可由与例示的功能区块不同的功能区块执行。进而，例示的功能区块也可分割成更细的功能子区块。此外，在以下的说明中，对于具有相同的功能及构成的要素标注相同的符号，仅在必要的情况下进行重复说明。[一实施方式][1]概要[1-1]关于CNN的说明图1是表示CNN的一例的概念图。图1所示的CNN是在输入层(InputLayer)与输出层(OutputLayer)之间依次配置第1卷积层、第1池化层、第2卷积层、第2池化层、第3卷积层、第3池化层、局部连接层(Locally-connectedlayer)、全连接层(Fully-connectedlayer)1、以及全连接层2而构成。将从输入层赋予的数据传递给第1卷积层，基于预先准备的滤波器实施卷积运算后，于紧随其后的第1池化层进行压缩。将以该(卷积→池化)作为1单元的处理重复执行3次之后，经过局部连接层、全连接层1、2，从输出层将输入数据的特征量输出。各个卷积层的滤波器的参数(权重、偏压)例如作为在云计算系统(云端)中制成的学习完毕模型而存储在半导体集成电路中。[1-2]关于CNN的应用例的说明CNN例如可作为用以识别被捕捉为图像数据的对象的识别器来使用。将识别器、与用以使识别器学习的基础件等组合而构建识别系统。该实施方式中，列举从图像数据识别数字0～9的任一者的识别系统的例进行说明。图2是表示实施方式的识别系统1的一例的方块图。识别系统1具备传感器2、学习装置3、识别器4、以及应用程序部5。传感器2例如是影像传感器，输出彩色或灰度的图像数据。该图像数据被作为输入数据赋予给学习装置3及识别器4。输入数据由(n+1)个像素构成，各像素的值以Ak表示。此外，在说明CNN的上下文中，也有将输入数据称为特征图的情况。输入数据可以是图像数据，也可以是从神经网络的前一层传递的数据。输入数据(特征图)可由M×N尺寸的矩阵表现。矩阵的各要素是运算对象的数据的值。数据的值可储存在将矩阵一维展开而得的M×N尺寸的序列中。学习装置3从多个输入数据学习其特征，且产生识别器4的在CNN中的权重系数。学习装置3例如于被输入有传感数字“5”而获得的图像数据时，作为识别结果产生输出“5”的权重系数。学习装置3例如可作为云端的服务器电脑、或云端的服务等而实现。识别器4从学习装置3取得CNN的权重系数。识别器4将输入数据应用于设置了权重系数的CNN，识别图像中所描绘的数字是什么。应用程序部5利用识别结果进行各种处理。此外，权重系数可由学习装置3反复产生。可通过每次更新识别器4的权重系数而使识别的精度提升。图3是表示图2所示的识别器4的一例的概念图。识别器4例如也本文档来自技高网...

【技术保护点】
1.一种半导体集成电路，具备：/n交叉点型的存储单元阵列；/n输入部，连接于向所述存储单元阵列的输入；以及/n输出部，连接于自所述存储单元阵列的输出；且/n所述存储单元阵列具备：/n多条字线；/n多条位线，与所述多条字线交叉；以及/n多个电阻变化型的存储单元，分别形成在所述字线与所述位线的交叉点；且/n所述输入部具备：/n存取控制部，按时间序列控制以矩阵表示的数据向所述存储单元的存取；以及/n驱动器，对连接于所述数据的存取地的存储单元的字线施加与该数据的值对应的电压；且/n所述输出部具备，/n多个保持电路，保持所述位线的输出电平的在时间序列中的代表值。/n

【技术特征摘要】
20180828 JP 2018-1593441.一种半导体集成电路，具备：
交叉点型的存储单元阵列；
输入部，连接于向所述存储单元阵列的输入；以及
输出部，连接于自所述存储单元阵列的输出；且
所述存储单元阵列具备：
多条字线；
多条位线，与所述多条字线交叉；以及
多个电阻变化型的存储单元，分别形成在所述字线与所述位线的交叉点；且
所述输入部具备：
存取控制部，按时间序列控制以矩阵表示的数据向所述存储单元的存取；以及
驱动器，对连接于所述数据的存取地的存储单元的字线施加与该数据的值对应的电压；且
所述输出部具备，
多个保持电路，保持所述位线的输出电平的在时间序列中的代表值。


2.根据权利要求1所述的半导体集成电路，其中
所述多个存储单元周期性地存储与使用神经网络的卷积运算的滤波器的权重对应的电阻值。


3.根据权利要求2所述的半导体集成电路，其中
所述存取控制部具备：
移位电路，使由将所述矩阵展开而得的一维序列表示的所述数据移位；

【专利技术属性】
技术研发人员：和田政春，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP