通过边缘位置误差预测设计布局图案邻近校正制造技术

本发明专利技术公开了为待在蚀刻操作中使用的光致抗蚀剂产生邻近校正设计布局的方法。所述方法可以包括识别初始设计布局中的特征，以及估计在蚀刻工艺期间在所述特征内的特征内等离子体通量(IFPF)的一个或多个数量特性。所述方法还可以包括通过将所述IFPF的所述一个或多个估计的数量特性与查找表(LUT，和/或通过用所述LUT训练的多变量模型的应用，例如通过机器学习方法(MLM)构建的)中的那些进行比较来估计所述特征的边缘放置误差(EPE)的数量特性，所述LUT将所述EPE的数量特性的值与所述IFPF的所述一个或多个数量特性的值相关联。此后，根据EPE的所所确定的数量特性修正所述初始设计布局。

Prediction of design layout pattern proximity correction by edge position error

【技术实现步骤摘要】
【国外来华专利技术】通过边缘位置误差预测设计布局图案邻近校正相关申请的交叉引用本申请要求于2017年5月1日提交的名称为“DESIGNLAYOUTPATTERNPROXIMITYCORRECTIONTHROUGHEDGEPLACEMENTERRORPREDICTION”的美国专利申请No.15/583,610的权益，其全部内容通过引用并入本文并且用于所有目的。
技术介绍
等离子体辅助蚀刻工艺的性能对于半导体处理工作流程的成功通常是关键的。然而，优化蚀刻工艺可能是困难的且耗时的，通常涉及工艺工程师以特定方式手动地调整蚀刻工艺参数以试图产生所期望的目标特征轮廓。目前根本没有足够精度的自动化程序，工艺工程师可以依靠该程序来确定将导致给定的所期望的蚀刻轮廓的工艺参数的值。一些模型试图模拟在蚀刻工艺期间发生在半导体衬底表面上的物理化学过程。示例包括作为行为模型(例如，可从北卡罗来纳州卡里市的Coventor(一家Lam研究公司)获得的SEMulator3D)实现或作为表面反应模型实现的蚀刻轮廓模型(EPM)；参见例如M.Kushner和同事的模型以及Cooperberg和同事的蚀刻轮廓模型。前面的表面反应模型在Y.Zhang,“LowTemperaturePlasmaEtchingControlthroughIonEnergyAngularDistributionand3-DimensionalProfileSimulation,”Chapter3,dissertation,UniversityofMichigan(2015)中描述，后者在Cooperberg,Vahedi,andGottscho,“SemiempiricalprofilesimulationofaluminumetchinginaCl2/BCl3plasma,”J.Vac.Sci.Technol.A20(5),1536(2002)中描述，其各自为了所有目的通过引用整体并入本文。M.Kushner和同事的蚀刻轮廓模型的另外的描述可以在J.Vac.Sci.Technol.A15(4),1913(1997),J.Vac.Sci.Technol.B16(4),2102(1998),J.Vac.Sci.Technol.A16(6),3274(1998),J.Vac.Sci.Technol.A19(2),524(2001),J.Vac.Sci.Technol.A22(4),1242(2004),J.Appl.Phys.97,023307(2005)中找到，其各自也出于所有目的通过引用整体并入本文。Coventor的蚀刻轮廓模型的其他描述可以在2008年11月25日提交的Lorenz等人的美国专利9,015,016和Greiner等人的2015年1月26日提交的美国专利9,659,126中找到。其全部内容也通过引用整体并入本文。尽管开发这些模型所做的大量工作，但是它们还不具有期望程度的在半导体加工工业中发现有实质性用途的精确度和可靠性。
技术实现思路
公开了确定用于集成电路制造蚀刻工艺的光刻掩模的布局的方法。这样的方法可以通过以下操作表征：(a)接收用于要在部分制造的集成电路中蚀刻的特征的起始光刻掩模布局；(b)获得对于要蚀刻的所述特征内的至少一个位置或者所述特征上的所述掩模中的开口内的至少一个位置的蚀刻工艺条件；(c)通过将所述蚀刻工艺条件应用于查找表或模型来识别所述特征的特征内边缘放置误差，所述查找表或所述模型提供对由所述特征内的所述集成电路制造蚀刻工艺引起的特征内边缘放置误差的预测；以及(d)通过将所述蚀刻工艺条件应用于所述查找表或所述模型来修改所述特征的所述起始光刻掩模布局的位置，以补偿(c)中所识别的所述特征内边缘放置误差。在某些实施方案中，预测所述蚀刻工艺条件将在所述集成电路制造蚀刻工艺过程中产生。在某些实施方案中，将所述蚀刻工艺条件应用于所述查找表或所述模型，以识别特征内边缘放置误差的与所述蚀刻工艺条件相对应的一个或多个推定值。还公开了为待在蚀刻操作中使用的光致抗蚀剂产生邻近校正设计布局的方法。所述方法可包括：接收初始设计布局以及识别所述初始设计布局中的特征，所述特征的图案对应于将通过基于等离子体的蚀刻工艺蚀刻到在半导体衬底的表面上的材料堆叠中的特征，当所述堆叠用与所述设计布局相对应的光致抗蚀剂图案层覆盖时，该基于等离子体的蚀刻工艺在成组的工艺条件下在处理室内执行。所述方法还可以包括：估计在这样的基于等离子体的蚀刻工艺期间在时间t时在所述特征内的诸如特征内等离子体通量(IFPF)之类蚀刻工艺条件的一个或多个数量特性；以及通过将所述IFPF的所述一个或多个估计的数量特性与查找表(LUT)中的那些进行比较来估计所述特征的所述边缘的在时间t时的边缘放置误差(EPE)的数量特性，所述LUT将在时间t时的EPE的所述数量特性的值与所述IFPF的所述一个或多个数量特性的值相关联。此后，根据EPE的所述数量特性修正所述初始设计布局。在一些实施方式中，所述LUT可以是在所述成组的工艺条件下通过对覆盖在所述材料堆叠上的光致抗蚀剂的校准图案运行计算机化的蚀刻轮廓模型(EPM)至少至时间t来构建的。在一些实施方式中，对于图案是在所述初始设计布局内的一个或多个附加特征，可以重复前述的各种操作；并且所述初始设计布局可以进一步基于与所述一个或多个附加的特征对应的EPE的所估计的所述数量特性进行修正。在一些实施方式中，所述IFPF的所述一个或多个数量特性可以包括：特征内等离子体离子通量(IFPIF)的数量特性；和/或特征内等离子体中性物通量(IFPNF)的数量特性。在一些实施方式中，所述LUT包括条目的列表，所述条目中的至少一些包括用于所述IFPIF的数量特性、所述IFPNF的数量特性以及所述EPE的对应的数量特性的字段。在一些实施方式中，所述LUT中的所述条目中的至少一些还包括用于蚀刻时间和/或特征深度的一个或多个字段。在一些实施方式中，所述LUT中的所述条目中的至少一些还包括用于特征内钝化沉积物通量(IFPDF)的字段。在一些实施方式中，所述LUT中的所述条目中的至少一些还包括用于与存在于所述校准图案中的边缘形状对应的边缘形状指示符的字段。在多种实施方案中，参数IFPIF、IFPNF、IFPDF、蚀刻时间、蚀刻深度和边缘形状中的一个或多个用作自变量，而EPE用作因变量或结果。在这样的实施方案中，可以采用自变量与EPE之间的许多不同形式的关系。这些包括回归模型、神经网络、分类树(例如，随机森林模型)等。LUT的概念可以被视为包括其中任何一个。本公开的某些方面涉及确定用于集成电路制造蚀刻工艺的光刻掩模的布局的方法。这样的方法可以通过以下操作表征：(a)接收用于要在部分制造的集成电路中蚀刻的特征的起始光刻掩模布局；(b)获得对于要蚀刻的所述特征内的至少一个位置或者所述特征上的所述掩模中的开口内的至少一个位置的蚀刻工艺条件，例如特征内等离子体通量条件；(c)通过将例如所述等离子体通量条件应用于查找表或模型来识别所述特征的特征内边缘放置误差，所述查找表或所述模型提供对由所述特征内的所述集成电路制造蚀刻工艺引本文档来自技高网...

【技术保护点】
1.一种确定用于集成电路制造蚀刻工艺的光刻掩模的布局的方法，该方法包括：/n(a)接收用于要在部分制造的集成电路中蚀刻的特征的起始光刻掩模布局；/n(b)获得对于要蚀刻的所述特征内的至少一个位置或者所述特征上的所述掩模中的开口内的至少一个位置的蚀刻工艺条件，其中，预测所述蚀刻工艺条件将在所述集成电路制造蚀刻工艺过程中产生；/n(c)通过将所述蚀刻工艺条件应用于查找表或模型来识别所述特征的特征内边缘放置误差，所述查找表或所述模型提供对由所述特征内的所述集成电路制造蚀刻工艺引起的特征内边缘放置误差的预测，其中将所述蚀刻工艺条件应用于所述查找表或所述模型，以识别特征内边缘放置误差的与所述蚀刻工艺条件相对应的一个或多个推定值；以及/n(d)通过将所述蚀刻工艺条件应用于所述查找表或所述模型来修改所述特征的所述起始光刻掩模布局的位置，以补偿(c)中所识别的所述特征内边缘放置误差。/n

【技术特征摘要】
【国外来华专利技术】20170501 US 15/583,6101.一种确定用于集成电路制造蚀刻工艺的光刻掩模的布局的方法，该方法包括：
(a)接收用于要在部分制造的集成电路中蚀刻的特征的起始光刻掩模布局；
(b)获得对于要蚀刻的所述特征内的至少一个位置或者所述特征上的所述掩模中的开口内的至少一个位置的蚀刻工艺条件，其中，预测所述蚀刻工艺条件将在所述集成电路制造蚀刻工艺过程中产生；
(c)通过将所述蚀刻工艺条件应用于查找表或模型来识别所述特征的特征内边缘放置误差，所述查找表或所述模型提供对由所述特征内的所述集成电路制造蚀刻工艺引起的特征内边缘放置误差的预测，其中将所述蚀刻工艺条件应用于所述查找表或所述模型，以识别特征内边缘放置误差的与所述蚀刻工艺条件相对应的一个或多个推定值；以及
(d)通过将所述蚀刻工艺条件应用于所述查找表或所述模型来修改所述特征的所述起始光刻掩模布局的位置，以补偿(c)中所识别的所述特征内边缘放置误差。


2.根据权利要求1所述的方法，其中，所述起始光刻掩模布局是通过光学邻近校正过程来产生的。


3.根据权利要求1所述的方法，其中修改所述起始光刻掩模布局的所述位置包括将在(c)中识别出的所述特征内边缘放置误差提供给光学邻近校正过程。


4.根据权利要求1所述的方法，其进一步包含使用预期在等离子体反应器中产生的工艺条件来计算所述蚀刻工艺条件，所述集成电路制造蚀刻工艺将在所述等离子体反应器中执行。


5.根据权利要求4所述的方法，其中，所述计算所述蚀刻工艺条件包括将所述工艺条件应用于紧凑的物理模型。


6.根据权利要求5所述的方法，其中，所述紧凑的物理模型被配置为解决由在所述集成电路上的特征引起的负载和/或所述特征内的等离子体的可见性。


7.根据权利要求1所述的方法，其中获得所述蚀刻工艺条件获得用于所述特征内或所述掩模中的所述开口内的多个位置的蚀刻工艺条件，并且还包括将用于所述多个位置的所述蚀刻工艺条件应用于所述查找表或所述模型。


8.根据权利要求7所述的方法，其中所述查找表或所述模型被配置为识别对应于用于所述多个位置的所述蚀刻工艺条件的特征内边缘放置误差的所述一个或多个推定值。


9.根据权利要求1所述的方法，其中将所述蚀刻工艺条件应用于所述查找表或所述模型识别边缘放置误差的多个假定值。


10.根据权利要求9所述的方法，其进一步包含在所述边缘放置误差的所述多个假定值之间进行内插以提供在(d)中通过将所述蚀刻工艺条件应用于所述查找表或所述模型而识别出的所述特征内边缘放置误差。


11.根据权利要求1所述的方法，其还包括：在(c)之后且在(d)之前，从(c)中识别出的所述特征内边缘放置误差中确定待蚀刻的所述特征的轮廓；使用该轮廓以获得更新的蚀刻工艺条件；并且将更新的所述蚀刻工艺条件应用于所述查找表或所述模型以获得更新的特征内边缘放置误差，其中，在(d)中修改所述起始掩模布局的所述位置包括补偿所更新的所述边缘放置误差。


12.根据权利要求1所述的方法，其中，确定布局的所述方法是在两个或更多个时间步长中执行的，每个时间步长代表所述集成电路制造蚀刻工艺的一部分，其中对于所述集成电路制造蚀刻工艺的初始时间步长执行(a)至(c)；并且进一步包括确定在所述集成电路制造蚀刻工艺的所述初始时间步长结束时要蚀刻的所述特征的轮廓，并且对于所述集成电路制造蚀刻工艺的后续时间步长应用所述特征的所述轮廓以重复操作(a)至(c)，其中在(d)中修改所述起始掩模布局的所述位置包括补偿针对所述集成电路制造蚀刻工艺的后续时间步长而识别出的所述特征内边缘放置误差。


13.一种用于为集成电路制造蚀刻工艺确定光刻掩模的布局的计算机系统，该系统包括：一个或多个处理器以及存储器，该存储器存储用于在所述一个或多个处理器上执行的计算机可读指令，其包括用于以下操作的指令：
(a)接收用于要在部分制造的集成电路中蚀刻的特征的起始光刻掩模布局；
(b)获得对于要蚀刻的所述特征内的至少一个位置或者所述特征上的所述掩模中的开口内的至少一个位置的蚀刻工艺条件，其中，预测所述蚀刻工艺条件将在所述集成电路制造蚀刻工艺过程中产生；
(c)通过将所述蚀刻工艺条件应用于查找表或模型来识别所述特征的特征内边缘放置误差，所述查找表或所述模型提...

【专利技术属性】
技术研发人员：穆罕默德·德里亚·特泰克，萨拉瓦纳普里亚·西里拉曼，安德鲁·D·贝利三世，理查德·怀斯，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：美国;US