对用户数据执行纠错的纠错电路和使用其的纠错方法技术

一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。

An error correction circuit for performing error correction on user data and the error correction method using it

【技术实现步骤摘要】
对用户数据执行纠错的纠错电路和使用其的纠错方法相关申请的交叉引用本申请要求于2018年8月3日在韩国知识产权局提交的韩国专利申请第10-2018-0090908号的优先权，其公开内容通过引用整体合并于此。
本专利技术构思的示例性实施例涉及半导体电路，更具体地，涉及对用户数据执行纠错操作的纠错电路和包括纠错电路的存储器控制器。
技术介绍
半导体存储设备是在如计算机、智能电话、智能平板(smartpad)等主机设备的控制下存储数据的设备。存储设备可以是例如在如硬盘驱动器(HDD)或固态驱动器(SSD)的磁盘上存储数据的设备，或者在如存储卡的半导体存储器设备上、特别是非易失性存储器上存储数据的设备。非易失性存储器可包括例如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。随着半导体制造技术的进步，这样的存储设备正被连续不断地改进以具有高集成度和增加的本文档来自技高网...

【技术保护点】
1.一种纠错电路，包括：/n第一缓冲器，被配置为存储码字并顺序地输出通过划分码字而获得的多个子组数据，/n其中，码字包括用户数据和奇偶校验码，并且纠错电路被配置为接收码字并对用户数据执行纠错操作；/n解码器，被配置为针对从第一缓冲器接收的多个子组数据中的每一个生成多个完整性数据，并使用奇偶校验码对用户数据执行纠错操作；/n第二缓冲器，被配置为顺序地存储针对多个子组数据中的每一个的多个完整性数据；以及/n第一处理器，被配置为当在第二缓冲器中更新多个完整性数据中的至少一个时，基于存储在第二缓冲器中的多个完整性数据来确定在码字中是否存在错误。/n

【技术特征摘要】
20180803 KR 10-2018-00909081.一种纠错电路，包括：
第一缓冲器，被配置为存储码字并顺序地输出通过划分码字而获得的多个子组数据，
其中，码字包括用户数据和奇偶校验码，并且纠错电路被配置为接收码字并对用户数据执行纠错操作；
解码器，被配置为针对从第一缓冲器接收的多个子组数据中的每一个生成多个完整性数据，并使用奇偶校验码对用户数据执行纠错操作；
第二缓冲器，被配置为顺序地存储针对多个子组数据中的每一个的多个完整性数据；以及
第一处理器，被配置为当在第二缓冲器中更新多个完整性数据中的至少一个时，基于存储在第二缓冲器中的多个完整性数据来确定在码字中是否存在错误。


2.如权利要求1所述的纠错电路，其中，
解码器还被配置为当确定在码字中存在错误时将码字存储在第一缓冲器中，并且
当确定在码字中不存在错误时输出码字。


3.如权利要求1所述的纠错电路，其中，
第一处理器还被配置为当在码字中不存在错误时，向解码器输出校正停止信号，并且
解码器还被配置为响应于校正停止信号输出码字，而不对码字执行错误确定。


4.如权利要求1所述的纠错电路，还包括：
第二处理器，被配置为从第一缓冲器接收多个子组数据，针对多个子组数据生成多个完整性数据，并且将多个完整性数据顺序地存储在第二缓冲器中。


5.如权利要求4所述的纠错电路，其中，
第二处理器还被配置为确定多个子组数据中的每一个是否满足预定的条件表达，并且在第二缓冲器中顺序地存储基于第二处理器的确定结果生成的多个校验子数据。


6.如权利要求5所述的纠错电路，其中，
第一处理器还被配置为当在多个子组数据中不存在错误时，基于存储在第二缓冲器中的多个校验子数据，向解码器输出校正停止信号。


7.如权利要求4所述的纠错电路，其中，
第二处理器还被配置为对多个子组数据中的每一个执行循环冗余校验(CRC)操作，并且在第二缓冲器中顺序地存储通过执行CRC操作生成的多个子CRC数据。


8.如权利要求7所述的纠错电路，其中，
用户数据包括第一CRC数据，并且
第一处理器还被配置为接收第一CRC数据和多个子CRC数据，并基于第一CRC数据和第二CRC数据向解码器输出校正停止信号，其中该第二CRC数据是基于多个子CRC数据而生成的。


9.如权利要求8所述的纠错电路，其中，
第一处理器还被配置为当第一CRC数据与第二CRC数据相同时，将校正停止信号输出到解码器，并且
第一处理器还被配置为当第一CRC数据与第二CRC数据不相同时，不将校正停止信号输出到解码器。


10.一种纠错电路，包括：
解码器，被配置为针对通过划分码字而获得的多个子组数据中的每一个顺序地生成多个完整性数据，并且使用奇偶校验码对用户数据重复地执行纠错操作，
其中，码字包括用户数据和奇偶校验码，并且纠错电路被配置为接收码字并对码字执行纠错操作；以及
第一处理器，被配置为基于多个完整性数据确定在码字中是否存在错误，
其中，解码器还被配置为基于第一处理器的确定...

【专利技术属性】
技术研发人员：黄映竣，李明奎，孙弘乐，柳根荣，李起准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR