片上系统及其FPGA内核信息处理方法技术方案

本发明专利技术公开了一种片上系统及其FPGA内核信息处理方法，所述方法包括：对MCU内核发送的总线信息进行解码；译码出地址总线信息中的寻址参数；获取解码后的总线信息中的总线时钟频率和总线位宽信息，并将获取的总线时钟频率、总线位宽信息、寻址参数输出至布局布线设计模块；将布局布线设计模块输出的最优时序布线路径通过总线通知至MCU内核。本发明专利技术通过自动识别MCU内核总线信息以输出与MCU内核匹配的FPGA内核的最优时序布线路径，根据该最优时序布线路径进行布线，提升了布线效率，从而提高了MCU内核与FPGA内核的互连时序，降低了芯片功耗，满足了MCU内核与FPGA内核互连通信的性能需求。

On chip system and Its FPGA kernel information processing method

【技术实现步骤摘要】
片上系统及其FPGA内核信息处理方法
本专利技术涉及半导体芯片
，尤其涉及一种片上系统及其FPGA内核信息处理方法。
技术介绍
目前，随着半导体产业进入超深亚微米乃至纳米加工时代，在单一集成电路内核上就可以实现一个复杂的电子系统是必然的发展趋势，SoC(SystemonChip，片上系统)越来越被广泛应用，在现有技术中，片上系统就是FPGA(Field－ProgrammableGateArray，现场可编程门阵列)内核将MCU(MicrocontrollerUnit，单片微型计算机)内核、存储器、外部设备等连接起来，进而引出总线(不同设备之间传输信息的公共通信干线)，而总线布线将在FPGA内核内部进行，由于受FPGA内核的门阵列排布、软件模型布局、片内面积等限制，会造成内核片内布线长短不一、布线资源不平衡等问题，进而造成时序和功耗不能完全满足MCU内核与FPGA内核的内核之间互连通信，而且根据不同架构的MCU内核需要人工识别总线信息并输入至布线软件，容易输入错误导致布线效率降低。
技术实现思路
本专利技术提供一种片上系本文档来自技高网...

【技术保护点】
1.一种片上系统，其特征在于，包括MCU内核和FPGA内核，所述FPGA内核与所述MCU内核通过总线通信连接；所述FPGA内核包括FPGA总线软件模块和至少一个FPGA软核；/nFPGA总线软件模块，用于接收MCU内核发送的总线信息，对所述总线信息进行解码，获取解码后的所述总线信息中的地址总线信息，并译码出所述地址总线信息中的寻址参数，将解码后所述总线信息中的总线时钟频率和所述总线位宽信息以及所述寻址参数输出至布局布线设计模块，接收所述布局布线设计模块输出的最优时序布线路径，并通过总线通知至所述MCU内核。/n

【技术特征摘要】
1.一种片上系统，其特征在于，包括MCU内核和FPGA内核，所述FPGA内核与所述MCU内核通过总线通信连接；所述FPGA内核包括FPGA总线软件模块和至少一个FPGA软核；
FPGA总线软件模块，用于接收MCU内核发送的总线信息，对所述总线信息进行解码，获取解码后的所述总线信息中的地址总线信息，并译码出所述地址总线信息中的寻址参数，将解码后所述总线信息中的总线时钟频率和所述总线位宽信息以及所述寻址参数输出至布局布线设计模块，接收所述布局布线设计模块输出的最优时序布线路径，并通过总线通知至所述MCU内核。


2.如权利要求1所述片上系统，其特征在于，所述总线位宽信息包括所述总线信息中包含的有总线类型以及与各所述总线类型对应的总线位宽参数；
所述总线类型包括地址总线、数据总线和控制总线；所述总线位宽参数包括地址总线位宽参数、数据总线位宽参数和控制总线位宽参数；
所述FPGA总线软件模块包括：
解码器，用于接收MCU内核发送的总线信息，对所述总线信息进行解码；
译码器，用于获取解码后的所述总线信息中的地址总线信息，并译码出所述地址总线信息中的寻址参数；
时序分析器，用于获取解码后的所述总线信息中的总线时钟频率和总线位宽信息，并将所述总线时钟频率、所述总线位宽信息、所述寻址参数输出至布局布线设计模块；
接收模块，用于接收所述布局布线设计模块输出的最优时序布线路径，并将最优时序布线路径通过总线通知至所述MCU内核。


3.如权利要求2所述片上系统，其特征在于，所述解码器包括：
地址单元，用于解析所述总线信息中的地址总线信息，并根据所述地址总线信息的位宽确定地址总线位宽参数；
数据单元，用于解析所述总线信息中的数据总线信息，并根据所述数据总线信息的位宽确定数据总线位宽参数；
控制单元，用于解析所述总线信息中的控制总线信息，并根据所述控制总线信息的位宽确定控制总线位宽参数；
时钟单元，用于解析所述总线信息中的时钟频率，并将解析之后的所述时钟频率标记为总线时钟频率。


4.如权利要求2所述片上系统，其特征在于，所述寻址参数包括地址总线信息中的所有源地址，以及与所述地址总线信息关联的所有FPGA软核的目的地址；一个所述FPGA软核包含一个寄存器；
所述译码器包括：
译码单元，用于译码出所述地址总线信息的起始地址和终止地址，并根据所述起始地址和所述终止地址确定所述地址总线信息的所有源地址；
获取单元，用于获取所有所述FPGA软核的寄存器的地址深度和数据宽度，同时获取解码后的所述总线信息中的数据总线位宽参数；
关联单元，用于根据所述地址深度、所述数据宽度以及所述数据总线位宽参数对所有源地址进行分段，并将分段之后的每一段源地址连接映射一个FPGA软核的目的地址。


5.如权利要求1所述片上系统，其特征在于，所述FPGA总线软件模块还包括：
多路选择器，用于接收包含所述FPGA软核的目的地址的控制信号，将所述MCU内核连接至与所述FPGA软核的目的地址对应的FPGA软核。


6.一种片上系统的FPGA内核信息处理方法，其特征在于，所述片上系统包括MCU内核和FPGA内核，所述FPGA内核与所述MCU内核通过总线通信连接；所述FPGA内核包括FPGA总线软件模块和至少一个FPGA软核；所述方法包括：
所述FPGA总线软件模块接收MCU内核发送的总线信息，对所述总线信息进行解码，获取解码后的所述总线信息中的地址总线信息，...

【专利技术属性】
技术研发人员：王铜铜，刘锴，马得尧，范召，杜金凤，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：广东;44