PIN二极管和静电保护结构制造技术

一种PIN二极管和静电保护结构，其中所述PIN二极管，包括位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，第一类型与第二类型不同；位于第二半导体层上的第二本征层。使得相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容。

Pin diode and electrostatic protection structure

【技术实现步骤摘要】
PIN二极管和静电保护结构
本技术涉及半导体领域，尤其涉及一种PIN二极管、由PIN二极管组成的静电保护结构。
技术介绍
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压可靠性显著下降，静电放电(ElectrostaticDischarge，ESD)对集成电路的危害变得越来越显著。在集成电路的接口电路上，为防止静电放电对集成电路造成破坏，需要设置相应的静电防护电路，静电防护电路不仅要保护电子元件不被静电放电损毁，还要保证万一出现静电放电事件后系统仍能继续运行。随着集成电路接口工作速度的越来越高，针对集成电路接口电路的静电防护电路的设计难度也越来越大，现有的静电防护电路中一般采用包含在集成电路的输入输出接口处串接的两个二极管。当静电放电发生时，二极管正偏，开态电阻很小，可以快速将电荷释放，而不影响集成电路；集成电路正常工作时，由于二极管反偏，电阻很大，对输入输出信号的影响也较小。而在实际应用过程中，多晶硅PIN二极管因其与基底隔离，使得静电防护电路对I/O接口的信号影响比较小；且其触发电压可以通过调节I层的厚度进行调节，成为一种选择。但是现有的PIN二极管静电防护的可靠性仍有待提升。
技术实现思路
本技术所要解决的技术问题是怎样提升PIN二极管在静电防护的可靠性。本技术提供了一种PIN二极管，包括：基底；位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，所述第一类型的掺杂离子与所述第二类型的掺杂离子的类型不同；位于所述第二半导体层上的第二本征层。可选的，所述第一半导体层和所述第二半导体层的材料为硅、锗或硅锗。可选的，所述第一类型掺杂离子和所述第二类型的掺杂离子为N型掺杂离子或P型掺杂离子。可选的，所述第一本征层和所述第二本征层的材料相同，所述第一半导体层和所述第二半导体层的材料相同。可选的，将所有的所述第一半导体层电连接在一起作为PIN二极管的其中一个电极，所有的所述第二半导体层连接在一起作为PIN二极管的另一个电极，形成并联模式的PIN二极管。可选的，将最底层的所述第一半导体层作为PIN二极管的其中一个电极，将最顶层的所述第二半导体层作为PIN二极管的另外一个电极，形成串联模式的PIN二极管。可选的，所述基底上或者基底中具有隔离层，所述PIN二极管位于所述隔离层上。可选的，所述第一本征层和所述第二本征层中杂质离子的浓度小于1E17/cm3，所述第一本征层和所述第二本征层中晶粒的尺寸小于0.4um，所述第一本征层和所述第二本征层的厚度为0.001～0.5mm。本技术还提供了一种具有前述所述的PIN二极管的静电保护结构，包括：电源端、接地端以及位于电源端和接地端之间的输入输出接口端，所述电源端与输入输出接口端之间串接有至少一个PIN二极管，所述输入输出接口端与接地端之间串接有至少一个PIN二极管。与现有技术相比，本技术技术方案具有以下优点：本技术的PIN二极管，包括位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，第一类型与第二类型不同；位于第二半导体层上的第二本征层。使得相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容。进一步，所述基底或半导体衬底中具有隔离层，后续在隔离层上形成PIN二极管，使得形成的二极管与基底之间通过隔离层电学隔离，有效的降低了达灵顿效应，减少了PIN二极管的直流漏电流。本实施例中所述隔离层为浅沟槽隔离结构。本技术的静电保护结构，包括前述所述的PIN二极管，将前述所述PIN二极管连接在电路的输入/输出接口处(I/O)，由于前述所述的PIN二极管具有特定的结构，使得PIN二极管结散热与导流能力有效增强，同时降低寄生电容，因而增强了静电保护结构的静电防护能力。附图说明图1-6为本技术实施例PIN二极管的形成过程的结构示意图；图7为本技术一实施例静电保护结构的结构示意图。具体实施方式如
技术介绍
所言，但是现有的PIN二极管静电防护的可靠性仍有待提高。研究发现，随着集成电路特征尺寸的不断缩小，静电保护多晶硅PIN二极管的面积也不断缩小，致使其PN结散热可靠性减弱，导流可靠性下降，进而导致其静电防护的可靠性也不断下降；另一方面，随着芯片工作速度的提高，特别是在DRAM等需要大量数据高速读取的芯片上，对静电保护器件的寄生电容与直流漏电流要求更加严格。为此，本技术提供了一种PIN二极管及其形成方法、静电保护结构，其中所述PIN二极管，包括位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，所述第一类型的掺杂离子与所述第二类型的掺杂离子的类型不同；位于第二半导体层上的第二本征层。使得相同的基底面积上使得形成的PIN二极管具有更大的结面积，使得结散热与导流能力有效增强，同时降低寄生电容。为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本技术的具体实施方式做详细的说明。在详述本技术实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图1-6为本技术实施例PIN二极管的形成过程的结构示意图。参考图1，提供基底201。所述基底201作为后续工艺进行的平台。在一实施例中，所述基底201为半导体衬底，所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底材料为硅。本实施例中，所述基底201或半导体衬底中具有隔离层202，后续在隔离层202上形成PIN二极管，使得形成的PIN二极管与基底201之间通过隔离层202电学隔离，有效的降低了达灵顿效应(达林顿效应：后续形成的多层堆叠的第一半导体层和第二半导体层会形成寄生PNP三极管和寄生NPN三极管，寄生PNP三极管和寄生NPN三极管构成达林顿结构，这种结构可本文档来自技高网...

【技术保护点】
1.一种PIN二极管，其特征在于，包括：/n基底；/n位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，所述第一类型的掺杂离子与所述第二类型的掺杂离子的类型不同；位于所述第二半导体层上的第二本征层。/n

【技术特征摘要】
1.一种PIN二极管，其特征在于，包括：
基底；
位于所述基底上的依次层叠的至少两层堆叠结构，每一层堆叠结构均包括：第一半导体层，所述第一半导体层中掺杂有第一类型的掺杂离子；位于所述第一半导体层上的第一本征层；位于所述第一本征层上的第二半导体层，所述第二半导体层中掺杂有第二类型的掺杂离子，所述第一类型的掺杂离子与所述第二类型的掺杂离子的类型不同；位于所述第二半导体层上的第二本征层。


2.如权利要求1所述的PIN二极管，其特征在于，所述第一半导体层和所述第二半导体层的材料为硅、锗或硅锗。


3.如权利要求1或2所述的PIN二极管，其特征在于，所述第一类型掺杂离子和所述第二类型的掺杂离子为N型掺杂离子或P型掺杂离子。


4.如权利要求1所述的PIN二极管，其特征在于，所述第一本征层和所述第二本征层的材料相同，所述第一半导体层和所述第二半导体层的材料相同。


5.如权利要求1所述的PIN二极管，其特征在于，将所有的所述第一半导体层电连接在一起作为PIN二极管的其中一个电极，所有的所...

【专利技术属性】
技术研发人员：马精瑞，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34