存储系统及其操作方法技术方案

本申请公开了一种存储系统及其操作方法。一种存储系统包括：存储器件，其包括主存储器和高速缓冲存储器，高速缓冲存储器包括用于高速缓存储存在主存储器中的数据的多个高速缓存行，其中，多个高速缓存行中的每个高速缓存行包括高速缓存数据、表示相应的高速缓存数据是否有效的有效比特位以及表示主存储器的读取数据是否正在被加载的加载比特位；以及存储器控制器，其适用于参考有效比特位和加载比特位来调度存储器件的操作。

Storage system and its operation method

【技术实现步骤摘要】
存储系统及其操作方法相关申请的交叉引用本申请要求于2018年7月3日向韩国知识产权局提交的申请号为10-2018-0077176的韩国专利申请的优先权，其公开的全部内容通过引用合并于此。
各种实施例涉及一种半导体设计技术，并且更特别地，涉及一种包括易失性存储器件和非易失性存储器件的混合存储系统。
技术介绍
在大容量存储系统中使用易失性存储器作为主存储器的限制在于：其具有高功耗。这种存储器在集成度方面也存在限制。例如，易失性存储器包括动态随机存取存储器(DRAM)。近来，已经积极开发了非易失性存储器以克服上述易失性存储器中的高功耗和集成度的限制。非易失性存储器的示例包括相变随机存取存储器(PCRAM)、磁性RAM(MRAM)、铁电RAM(FRAM)、电阻式RAM(RRAM)和自旋力矩转移RAM(STT_RAM)。非易失性存储器无需消耗能量来保留储存在其中的数据。因此，非易失性存储器比易失性存储器具有更高的集成度并且更低的功耗。然而，非易失性存储器比易失性存储器具有更低的性能(例如，更低的读取/写入速度)和写入耐久度。近来，已经提出了一种混合存储系统，该混合存储系统利用两种类型的存储器的优点。该混合存储系统可以使用非易失性存储器作为主存储器并且使用易失性存储器作为高速缓冲存储器。虽然使用非易失性存储器作为主存储器能够降低单位成本，但是这种使用会增加延时。如果对读取请求的响应由于主存储器的增加延时而过于延迟，则读取请求不会被恰当处理。
技术实现思路
各种实施例针对使用具有相对较长延时的主存储器的存储系统以及通过使用表示主存储器的读取数据正在被加载到高速缓冲存储器中的加载比特位来管理数据的方法。根据一个实施例，一种存储系统包括：存储器件，其包括主存储器和高速缓冲存储器，所述高速缓冲存储器包括用于高速缓存储存在所述主存储器中的数据的多个高速缓存行，其中，所述多个高速缓存行中的每个高速缓存行包括高速缓存数据、表示相应的高速缓存数据是否有效的有效比特位以及表示所述主存储器的读取数据是否正在被加载的加载比特位；以及存储器控制器，其适用于参考所述有效比特位和所述加载比特位来调度所述存储器件的操作。根据一个实施例，一种存储系统包括：非易失性存储器件；易失性存储器件，其包括用于高速缓存储存在所述非易失性存储器件中的数据的多个高速缓存行，其中，所述多个高速缓存行中的每个高速缓存行包括高速缓存数据、标记地址(tagaddress)、表示相应的高速缓存数据是否有效的有效比特位、表示相应的高速缓存数据与所述非易失性存储器件的数据之间是否存在差异的脏比特位(dirtybit)以及表示所述非易失性存储器件的读取数据是否正在被加载的加载比特位；以及存储器控制器，其适用于参考所述有效比特位、所述脏比特位和所述加载比特位来调度所述易失性存储器件的操作。根据一个实施例，一种存储系统的操作方法包括：提供包括主存储器和高速缓冲存储器的存储器件，所述高速缓冲存储器包括用于高速缓存储存在所述主存储器中的数据的多个高速缓存行，其中，所述多个高速缓存行中的每个高速缓存行包括高速缓存数据、表示相应的高速缓存数据是否有效的有效比特位以及表示所述主存储器的读取数据是否正在被加载的加载比特位；当从主机接收到读取请求时，查验与选择数据要被储存在其中的地址相对应的高速缓存行的所述加载比特位是否被置位；以及当所述加载比特位被置位时，在等待直到所述读取数据被储存在所述高速缓存命中的高速缓存行中之后，释放所述加载比特位，将所述有效比特位置位，并且输出所述高速缓存命中的高速缓存行的所述高速缓存数据。根据一个实施例，一种存储系统的操作方法包括：接收操作请求；在所述存储系统的高速缓冲存储器中的高速缓存行中搜索具有与和所述操作请求相关的数据的地址相对应的地址的高速缓存命中的高速缓存行，其中，所述高速缓存行被配置为高速缓存储存在所述存储系统的非易失性存储器件中的数据；当发现高速缓存命中的高速缓存行时，确定所述高速缓存命中的高速缓存行的加载比特位或有效比特位是否被置位，并且基于确定结果来调度请求的操作；以及当未发现高速缓存命中的高速缓存行时，分别基于所述高速缓存行的加载比特位、有效比特位和脏比特位来在所述高速缓存行之中搜索空高速缓存行。附图说明图1是示出根据本专利技术的一个实施例的混合存储系统的框图。图2是用于描述图1中示出的高速缓冲存储器的高速缓存行的示图。图3是用于描述根据本专利技术的一个实施例的当加载比特位被置位时在读取操作期间的存储器控制器的操作的示图。图4是用于描述根据本专利技术的一个实施例的当加载比特位被置位时在写入操作期间的存储器控制器的操作的示图。图5是用于描述根据本专利技术的一个实施例的存储系统的读取操作的流程图。图6是用于描述根据本专利技术的一个实施例的存储系统的写入操作的流程图。具体实施方式下面将结合附图更详细地描述各种实施例。提供这些实施例使本公开全面且完整。本公开中提到的所有“实施例”指的是本文中所公开的专利技术构思的实施例。所呈现的实施例仅为示例，而非意在限制本公开的范围。此外，贯穿本说明书，提及的“一个实施例”等不一定表示仅一个实施例，且不同之处提及的任何这样的短语不一定指的是相同的实施例。此外，要注意的是，本文中所使用的术语仅出于描述实施例的目的，而非意在限制本专利技术。如本文中所使用的，单数形式意在包括复数形式，反之亦然，除非上下文另外明确指出。还要理解的是，在本申请文件中使用时术语“包括”、“包括有”、“包含”和/或“包含有”表示存在所述的特征，但不排除存在或添加一个或更多个其他未述的特征。如本文中所使用的，术语“和/或”表示一个或更多个所列项目的任意组合和所有组合。还要注意的是，在本申请文件中，“连接/耦接”不仅指一个组件直接耦接另一个组件，而且指一个组件经由中间组件间接耦接另一个组件。直接或间接连接/耦接的两个元件之间的通信可以是有线的或无线的，除非上下文另外指出。要理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与亦具有相同或相似名称的另一个元件区分开。因此，在不偏离本公开的精神和范围的情况下，一个例子中的第一元件在另一例子中也能被称为第二元件或第三元件。附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。将主要在使用非易失性存储器作为主存储器并使用易失性存储器作为高速缓冲存储器的混合存储系统的背景下描述各种实施例。然而，当前实施例可以应用于包括主存储器和高速缓冲存储器的其他存储系统。图1是示出根据一个实施例的混合存储系统100的框图。图2是用于描述图1中示出的高速缓冲存储器152的高速缓存行的配置图。参考图1，混合存储系统100可以包括混合存储器件150和存储器控制器130。混合存储器件150可以储存由主机200访问的数据。存储器控制器130可以控制数据储存到混合存储器件150。本文档来自技高网...

【技术保护点】
1.一种存储系统，包括：/n存储器件，其包括主存储器和高速缓冲存储器，所述高速缓冲存储器包括用于高速缓存储存在所述主存储器中的数据的多个高速缓存行，其中，所述多个高速缓存行中的每个高速缓存行包括高速缓存数据、表示相应的高速缓存数据是否有效的有效比特位以及表示所述主存储器的读取数据是否正在被加载的加载比特位；以及/n存储器控制器，其适用于参考所述有效比特位和所述加载比特位来调度所述存储器件的操作。/n

【技术特征摘要】
20180703 KR 10-2018-00771761.一种存储系统，包括：
存储器件，其包括主存储器和高速缓冲存储器，所述高速缓冲存储器包括用于高速缓存储存在所述主存储器中的数据的多个高速缓存行，其中，所述多个高速缓存行中的每个高速缓存行包括高速缓存数据、表示相应的高速缓存数据是否有效的有效比特位以及表示所述主存储器的读取数据是否正在被加载的加载比特位；以及
存储器控制器，其适用于参考所述有效比特位和所述加载比特位来调度所述存储器件的操作。


2.根据权利要求1所述的存储系统，其中，当与所述读取数据的地址相对应的高速缓存命中的高速缓存行的所述加载比特位在读取操作期间被置位时，所述存储器控制器等待直到所述读取数据被储存在所述高速缓存命中的高速缓存行中，以及然后释放所述加载比特位，将所述有效比特位置位，并且输出所述高速缓存命中的高速缓存行的所述高速缓存数据。


3.根据权利要求1所述的存储系统，其中，当与所述读取数据的地址相对应的高速缓存命中的高速缓存行的所述有效比特位在读取操作期间被置位时，所述存储器控制器输出所述高速缓存命中的高速缓存行的所述高速缓存数据。


4.根据权利要求1所述的存储系统，其中，当与选择数据要被储存在其中的地址相对应的高速缓存行的所述加载比特位在写入操作期间被置位时，所述存储器控制器将写入数据储存为所述高速缓存命中的高速缓存行的所述高速缓存数据，将所述有效比特位置位，释放所述加载比特位，并且在所述读取数据到达所述高速缓存命中的高速缓存行时丢弃所述读取数据。


5.根据权利要求1所述的存储系统，其中，当与写入数据要被储存在其中的地址相对应的高速缓存行的所述有效比特位在写入操作期间被置位时，所述存储器控制器将所述写入数据储存为所述高速缓存命中的高速缓存行的所述高速缓存数据，并且维持所述有效比特位的置位状态。


6.根据权利要求1所述的存储系统，其中，所述多个高速缓存行中的每个高速缓存行还包括指定所述相应的高速缓存数据的储存位置的标记地址，
其中，所述存储器控制器基于所述多个高速缓存行的每个高速缓存行中的所述标记地址而搜索与选择数据要被储存在其中的地址相对应的高速缓存行。


7.根据权利要求1所述的存储系统，其中，所述多个高速缓存行中的每个高速缓存行还包括表示所述相应的高速缓存数据与所述主存储器的数据之间是否存在差异的脏比特位。


8.一种存储系统，包括：
非易失性存储器件；
易失性存储器件，其包括用于高速缓存储存在所述非易失性存储器件中的数据的多个高速缓存行，其中，所述多个高速缓存行中的每个高速缓存行包括高速缓存数据、标记地址、表示相应的高速缓存数据是否有效的有效比特位、表示所述相应的高速缓存数据与所述非易失性存储器件的数据之间是否存在差异的脏比特位以及表示所述非易失性存储器件的读取数据是否正在被加载的加载比特位；以及
存储器控制器，其适用于参考所述有效比特位、所述脏比特位和所述加载比特位来调度所述易失性存储器件的操作。


9.根据权利要求8所述的存储系统，其中，所述存储器控制器基于所述标记地址而搜索与选择数据要被储存在其中的地址相对应的高速缓存行。


10.根据权利要求9所述的存储系统，其中，当所述高速缓存命中的高速缓存行的所述加载比特位在读取操作期间被置位时，所述存储器控制器等待直到所述读取数据被储存在所述高速缓存命中的高速缓存行中，以及然后释放所述加载比特位，将所述有效比特位置位，并且输出所述高速缓存命中的高速缓存行的所述高速缓存数据。


11.根据权利要求9所述的存储系统，其中，当所述高速缓存命中的高速缓存行的所述有效比特位在读取操作期间被置位时，所述存储器控制器输出所述高速缓存命中的高速缓存行的所述高速缓存数据。


12.根据权利要求9所述的存储系统，其中，当所述高速缓存命中的高速缓存行的所述加载比特位在写入操作期间被置位时，所述存储器控制器将写入数据储存为所述高速缓存命中的高速缓存行的所述高速缓存数据，将所述脏比特位和所述有效比特位置位，释放所述加载比特位，并且在所述读取数据到达所述高速缓存命中的高速缓存行时丢弃所述读取数据。


13.根据权利要求9所述的存储系统，其中，当所述高速缓存命中的高速缓存行的所述有效比特位在写入操作期间被置位时，所述存储器控制器将写入数据储存为所述高速缓存命中的高速缓存行的所述高速缓存数据，将所述脏比特...

【专利技术属性】
技术研发人员：郑承奎，禹秀海，河昌秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR