非对称多核异构并行处理系统技术方案

本申请涉及非对称多核异构并行处理系统。多核非对称图形处理单元(GPU)包括第一组的GPU核心和第二组的GPU核心。第一组的GPU核心具有第一微架构和第一功耗简档。第一组的GPU核心被配置为执行指令集架构(ISA)的指令子集。第二组的GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，并被配置为执行整个ISA。第一组的GPU核心和第二组的GPU核心可以通过流水线阶段的数量、寄存器的数量、分支执行、矢量化单元或其组合来进一步区分。任一组中的GPU核心子集可能具有不同的操作频率。在一些实施例中，可执行指令可以包括用以确定执行是由第一组的GPU核心还是由第二组的GPU核心执行的指示符。

Asymmetric multicore heterogeneous parallel processing system

【技术实现步骤摘要】
非对称多核异构并行处理系统分案申请说明本申请是申请日为2018年06月20日、申请号为201810635404.6、题为“非对称多核异构并行处理系统”的中国专利技术专利申请的分案申请。相关申请数据本申请根据35U.S.C.§119(e)要求于2017年6月20日提交的名称为“非对称多核异构并行处理系统(AnAsymmetricMulti-CoreHeterogeneousParallelProcessingSystem)”的美国临时专利申请No.62/522,172的优先权的权益，该申请通过引用全部被并入本文。
示例性方面涉及图形处理器单元，并且具体涉及多核图形处理器单元及其变体。
技术介绍
本节中描述的方法是可以进行的方法，但不一定是先前已经构想或进行的方法。因此，除非另有说明，否则不应该假定本节中描述的任何方法仅仅由于它们被包括在本节中而被认为是现有技术。类似地，除非另有说明，否则关于一种或多种方法所确定的问题不应被假定为基于本节而在任何现有技术中已经意识到。诸如物联网设备的许多设备现在包括显示单元。对于其中的许多设备来说，最大的功耗是由于显示器和相关的处理器造成的。优化处理器可以实现更小的功耗或利用相同的功耗执行额外任务的能力。处理器架构通常针对特定任务进行优化，而在其他任务中则可能不足。一些申请包括对于非对称处理器的使用，诸如授予Diamond的美国专利9,087,161“用于实现协作图形指令执行的非对称缩放多GPU图形系统”中描述的技术。据了解，Diamond描述了使用多个非对称(渲染能力不同)的图形处理器单元(GPU)，以便将渲染功能扩展到计算机系统。这样的系统是复杂的，并且可能需要用于每个GPU产生与特定GPU的工作负载相对应的指令集(该指令集可能仅在同样的GPU上执行)的开销。
技术实现思路
根据本公开的一方面，提供一种非对称多核异构图形处理单元GPU。该非对称多核异构GPU包括：第一组的一个或多个GPU核心，每个GPU核心具有第一微架构和第一功耗简档，所述第一组的GPU核心被配置为执行指令集架构ISA的第一子集；和第二组的一个或多个GPU核心，每个GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，所述第二组的GPU核心被配置为执行整个ISA。根据本公开的另一方面，提供一种非对称多核异构图形处理单元GPU。该非对称多核异构GPU包括：第一组的一个或多个GPU核心，每个GPU核心具有第一微架构和第一功耗简档，所述第一组的GPU核心被配置为执行指令集架构ISA的第一子集；第二组的一个或多个GPU核心，每个GPU核心具有第二微架构和比所述第一功耗简档高的第二功耗简档，所述第二组的GPU核心被配置为执行整个ISA；第一z缓冲器，连接到所述第一组的一个或多个GPU核心；第一纹理映射单元，连接到所述第一组的一个或多个GPU核心；和一个或多个缓存，连接到所述第一z缓冲器和所述第一纹理映射单元中的一者或多者。附图说明通过下面结合附图进行的详细描述，上述以及其他方面、特征和优点将变得清楚和更容易理解，在附图中：图1是根据一些实施例实现的示例性非对称多核异构并行处理系统(HPPS)的示意图；图2是根据一些实施例实现的非对称多核HPPS的示意图；图3是根据一些实施例实现的具有指令分发器的非对称多核HPPS的示意图；图4是根据一些实施例实现的具有非对称多核HPPS的系统的示意图；和图5是根据又一个实施例实现的非对称多核异构并行处理系统的示意图。具体实施方式将参照附图详细描述示例性实施例，以便本领域普通技术人员容易实现。示例性实施例可以以各种形式实施而不限于这里阐述的示例性实施例。为了清楚起见，省略了对公知部件的描述，并且相同的参考标号贯穿本文中指代相同的元件。值得注意的是，这里公开的实施例仅仅是本文创新教导的许多有利用途的示例。一般而言，在本申请的说明书中作出的陈述不一定限制任何各种权利要求。此外，一些陈述可能适用于某些创造性特征，但不适用于其他特征。一般而言，除非另有说明，单数元素可以是复数形式，反之亦然，不失一般性。多核非对称图形处理单元(GPU)可以包括第一组的GPU核心和第二组的GPU核心。第一组的GPU核心具有第一微架构和第一功耗简档(profile)。第一组的GPU核心被配置为执行指令集架构(ISA)的指令子集。第二组的GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，并被配置为执行整个ISA。第一组的GPU核心和第二组的GPU核心可以通过流水线阶段的数量、寄存器数量、分支执行、矢量化单元或其组合来进一步区分。任一组中的GPU核心子集可能具有不同的操作频率。在一些实施例中，可执行指令可以包括用以确定执行是由第一组的GPU核心还是由第二组的GPU核心执行的指示符。本文讨论的实施例涉及主GPU和辅GPU。应该理解，在某些实施例中，主GPU可以全部在单个管芯上实现，或者辅GPU可以全部在另一个管芯上实现，或者主GPU和辅GPU可以全部在单个管芯上实现，这些都不脱离本公开的范围。图1是根据实施例实现的非对称多核异构并行处理系统100的示例性且非限制性示意图。多核异构并行处理系统(HPPS)100包括第一组的同构主图形处理器单元(GPU)110-1至110-4(通常被称为第一组的主GPU110)以及辅GPU120。在一些实施例中，HPPS被实现为多核多处理器单元。第一组的GPU110可以包括一个或多个主GPU，每个主GPU具有第一微架构和第一功耗简档。主GPU110可具有定点数据路径和指令集架构(ISA)的第一组指令。在一个实施例中，辅GPU120可以包括一个或多个同构辅GPU，每个辅GPU具有第二微架构和第二功耗简档。第二功耗简档高于第一功耗简档，指示辅群组的GPU比主群组的GPU消耗更多的功率。在该实施例中，为了简单起见，示出了一个辅GPU。辅GPU可以具有浮点数据路径或浮点和定点数据路径以及ISA的第二组指令。该第二组可以包括第一组指令的全部或一部分。辅GPU的定点数据路径可以比主GPU的定点数据路径具有更高的精度。在一个实施例中，第二组的GPU可以包括比第一组指令更大的指令集。多核HPPS还包括耦合到第一组的主GPU110和辅GPU120的硬件z缓冲器单元130。在渲染对象时，产生的像素的深度(等于z坐标)由z缓冲器130生成并存储在存储器中。多核HPPS还包括纹理映射单元(TMU)140。TMU140可以是单独的处理单元，并且可以用于将位图图像转换为三维空间的任意平面。TMU140和z缓冲器单元130通信地耦合到缓存150。在某些实施例中，每个GPU可具有其各自的TMU、z缓冲器单元、缓存或其任何组合。例如，每个GPU(或者GPU组或GPU的子组)可具有其各自的TMU和z缓冲器单元，但共享一个共同的缓存。在另一个实施例中，每个GPU(或者GPU组或GPU的子组)可以具有其各自的TMU以及公共的z缓冲器单元和缓存。缓存本文档来自技高网...

【技术保护点】
1.一种非对称多核异构图形处理单元GPU，该多核GPU包括：/n第一组的一个或多个GPU核心，每个GPU核心具有第一微架构和第一功耗简档，所述第一组的GPU核心被配置为执行指令集架构ISA的第一子集；和/n第二组的一个或多个GPU核心，每个GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，所述第二组的GPU核心被配置为执行所述ISA的第一子集和所述ISA的第二子集，其中所述ISA的第二子集至少包括在所述ISA的第一子集中不存在的指令，其中两组的GPU均包含硬件逻辑以接收和执行属于同一指令流的指令，所述指令流是可执行文件的一部分，并且其中，所述ISA的一部分指令还包括用于确定所述指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行的指示符。/n

【技术特征摘要】
20170620 US 62/522,172;20170828 US 15/687,7761.一种非对称多核异构图形处理单元GPU，该多核GPU包括：
第一组的一个或多个GPU核心，每个GPU核心具有第一微架构和第一功耗简档，所述第一组的GPU核心被配置为执行指令集架构ISA的第一子集；和
第二组的一个或多个GPU核心，每个GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，所述第二组的GPU核心被配置为执行所述ISA的第一子集和所述ISA的第二子集，其中所述ISA的第二子集至少包括在所述ISA的第一子集中不存在的指令，其中两组的GPU均包含硬件逻辑以接收和执行属于同一指令流的指令，所述指令流是可执行文件的一部分，并且其中，所述ISA的一部分指令还包括用于确定所述指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行的指示符。


2.根据权利要求1所述的多核GPU，还包括控制器，所述控制器通信地连接到所述第一组的GPU核心和所述第二组的GPU核心，所述控制器被配置为接收所述ISA的指令并确定该指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行。


3.根据权利要求2所述的多核GPU，其中每个指令包括指示符比特位，使得所述控制器能确定所述指令能否在如下各项上执行：所述第一组的GPU核心中的GPU、所述第二组的GPU核心中的GPU、或两者。


4.根据权利要求1所述的多核GPU，其中所述第一组的GPU核心各自具有定点数据路径。


5.根据权利要求1所述的多核GPU，其中所述第二组的GPU核心各自具有浮点数据路径或浮点及定点数据路径。


6.根据权利要求1所述的多核GPU，其中所述第一组的GPU核心和所述第二组的GPU核心在以下方面不同：流水线阶段的数量、寄存器的数量、分支执行、向量化单元，或其组合。


7.根据权利要求1所述的多核GPU，其中第一子集的GPU核心以第一频率操作，并且第二子集的GPU核心以第二频率操作。


8.根据权利要求1所述的多核GPU，其中所述第一组的GPU核心的子集利用第一存储器缓存，并且所述第一组的至少另一GPU核心利用第二存储器缓存。


9.根据权利要求6所述的多核GPU，其中所述第二组的GPU核心的第一子集利用以下中的任一个：第一存储器缓存，第二存储器缓存和/或第三存储器缓存。


10.根据权利要求1所述的多核GPU，其中第一部分工作负载由所述第一组的GPU核心执行，并且第二部分工作负载由所述第二组的GPU核心执行。


11.根据权利要...

【专利技术属性】
技术研发人员：乔治斯·科拉米达斯，雅科沃斯·斯塔姆利斯，乔治·西迪罗坡洛斯，
申请(专利权)人：畅想芯科有限公司，
类型：发明
国别省市：希腊;GR