一种基于FPGA的变速率基带脉冲成形滤波器实现方法及滤波器技术

本申请提供的一种基于FPGA的变速率基带脉冲成形滤波器实现方法及滤波器，该方法包括：对待成形基带脉冲数据进行降采样处理，得到降采样数据；根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据；对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据。本申请易于FPGA实现，相对常规方法既降低了实现复杂度，解决常规变速率脉冲成形滤波器实现方法中存在硬件资源消耗大和无法适应数据速率连续变化的问题。

【技术实现步骤摘要】
一种基于FPGA的变速率基带脉冲成形滤波器实现方法及滤波器
本专利技术涉及数字滤波器
，更具体的，涉及一种基于FPGA的变速率基带脉冲成形滤波器实现方法及滤波器。
技术介绍
随着航天技术快速发展，数字信号处理技术中不断有新的调制解调体制被研究和发展，成形滤波器广泛应用于各种信号源模拟体制中。作为全数字调制系统中关键模块之一，一方面它可以减小码间串扰，降低通信误码率；另一方面它可以限制频谱带宽，节省频率资源，它的高效运算及实现对降低整个系统运算量有着非常重要的意义。数字成形滤波器的实现方法通常有插值滤波法和查表滤波法。插值滤波器法内插倍数只是2的指数幂次，无法对连续变化的符号进行滤波，并且使用滤波器组算法复杂，对硬件实现提出很高的要求；查找表法保存的数据是成形滤波器的脉冲响应的采样值，通过查表后输出，然后再根据输入的数据序列进行简单的求补运算，如果输入数据序列的差值比变化范围比较大的时候，存储系数的存储单元将指数倍的增加，增加硬件实现资源的压力。同时一些先进的滤波算法受制于实现复杂度高和系统资源消耗大等因素，同样受到应用上的限制。
技术实现思路
为了解决上述问题，本申请提供一种基于FPGA的变速率基带脉冲成形滤波器实现方法，包括：对待成形基带脉冲数据进行降采样处理，得到降采样数据；根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据；对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据。在某些实施例中，所述对待成形基带脉冲数据进行降采样处理，得到降采样数据，包括：根据预设的抽样脉冲标志，对所述待成形基带脉冲数据进行降采样处理。在某些实施例中，还包括：将所述降采样数据中每个数据位的第一个采样点按照设定规则进行变换，生成大小为两个比特位的二进制字符串；所述根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据，包括：对所述二进制字符串进行成形滤波处理，得到低速滤波的中间数据。在某些实施例中，所述对所述二进制字符串进行成形滤波处理，得到低速滤波的中间数据，包括：根据滤波器系数地址产生器输出的地址查找滤波器系数；将所有所述二进制字符串输入至多个移位寄存器中进行分组处理；对分组处理后的数据进行相乘累加处理，得到相乘累加结果；对所述相乘累加结果进行延迟相加处理，得到所述低速滤波的中间数据。在某些实施例中，所述对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据，包括：对所述中间数据进行延时处理得到延时中间数据；统计所述延时中间数据和所述中间数据之间的工作时钟个数，得到内插点数；将所述中间数据和内插点数通过线性内插法得到所述成形基带脉冲数据。本申请还提供一种基于FPGA的变速率基带脉冲成形滤波器，包括：降采样模块，对待成形基带脉冲数据进行降采样处理，得到降采样数据；成形滤波处理模块，根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据；上采样模块，对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据。在某些实施例中，所述降采样模块根据预设的抽样脉冲标志，对所述待成形基带脉冲数据进行降采样处理。在某些实施例中，还包括：二进制字符串生成模块，将所述降采样数据中每个数据位的第一个采样点按照设定规则进行变换，生成大小为两个比特位的二进制字符串；所述成形滤波处理模块对所述二进制字符串进行成形滤波处理，得到低速滤波的中间数据。在某些实施例中，所述成形滤波处理模块包括：滤波器系数输出单元，根据滤波器系数地址产生器输出的地址查找滤波器系数；移位寄存器数据分组处理单元，分组处理将所有所述二进制字符串输入至多个移位寄存器中进行分组处理；相乘累加处理单元，对分组处理后的数据进行相乘累加处理，得到相乘累加结果；延时相加处理单元，对所述相乘累加结果进行延迟相加处理，得到所述低速滤波的中间数据。在某些实施例中，所述上采样模块包括：延时低速滤波结果处理单元，对所述中间数据进行延时处理得到延时中间数据；内插点数计算单元，统计所述延时中间数据和所述中间数据之间的工作时钟个数，得到内插点数；线性内插处理单元，将所述中间数据和内插点数通过线性内插法得到所述成形基带脉冲数据。本专利技术具有如下有益效果：本专利技术提供的一种基于FPGA的变速率基带脉冲成形滤波器实现方法及滤波器，易于FPGA实现，相对常规方法既降低了实现复杂度，解决常规变速率脉冲成形滤波器实现方法中存在硬件资源消耗大和无法适应数据速率连续变化的问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本申请中一种基于FPGA的变速率基带脉冲成形滤波器实现方法的流程示意图。图2示出了本申请中一种基于FPGA的变速率基带脉冲成形滤波器结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1示出了本申请提供的一种基于FPGA的变速率基带脉冲成形滤波器实现方法流程示意图，具体包括：S1：对待成形基带脉冲数据进行降采样处理，得到降采样数据；S2：根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据；S3：对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据。本专利技术提供的一种基于FPGA的变速率基带脉冲成形滤波器实现方法，该方法易于FPGA实现，相对常规方法既降低了实现复杂度，解决常规变速率脉冲成形滤波器实现方法中存在硬件资源消耗大和无法适应数据速率连续变化的问题。在一些实施例中，步骤S1具体包括：根据预设的抽样脉冲标志，对所述待成形基带脉冲数据进行降采样处理。此外，上述方法还包括：将所述降采样数据中每个数据位的第一个采样点按照设定规则进行变换，生成大小为两个比特位的二进制字符串。在具体实施时，数据小数相位高3bits一路经过延时处理，一路未经延时处理，进而产生抽样脉冲标志；根据预设的抽样脉冲标志对待成形基带脉冲数据进行降采样处理，每个数据符号采8个点；处理后的数据进行数据转换生成大小为两个比特位的二进制字符串，每个数据位的第一个采样点根据待成形数据判断，如果是‘1’，变换后数据为“01”，如果是‘0’，变换后为“11”；其余采样点数据都为“00”。该实施例中，步骤S2具体包括：对所述二进制本文档来自技高网...

【技术保护点】
1.一种基于FPGA的变速率基带脉冲成形滤波器实现方法，其特征在于，包括：/n对待成形基带脉冲数据进行降采样处理，得到降采样数据；/n根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据；/n对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据。/n

【技术特征摘要】
1.一种基于FPGA的变速率基带脉冲成形滤波器实现方法，其特征在于，包括：
对待成形基带脉冲数据进行降采样处理，得到降采样数据；
根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据；
对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据。


2.根据权利要求1所述的变速率基带脉冲成形滤波器实现方法，其特征在于，所述对待成形基带脉冲数据进行降采样处理，得到降采样数据，包括：
根据预设的抽样脉冲标志，对所述待成形基带脉冲数据进行降采样处理。


3.根据权利要求2所述的变速率基带脉冲成形滤波器实现方法，其特征在于，还包括：
将所述降采样数据中每个数据位的第一个采样点按照设定规则进行变换，生成大小为两个比特位的二进制字符串；
所述根据所述降采样数据进行成形滤波处理，得到低速滤波的中间数据，包括：
对所述二进制字符串进行成形滤波处理，得到低速滤波的中间数据。


4.根据权利要求3所述的变速率基带脉冲成形滤波器实现方法，其特征在于，所述对所述二进制字符串进行成形滤波处理，得到低速滤波的中间数据，包括：
根据滤波器系数地址产生器输出的地址查找滤波器系数；
将所有所述二进制字符串输入至多个移位寄存器中进行分组处理；
对分组处理后的数据进行相乘累加处理，得到相乘累加结果；
对所述相乘累加结果进行延迟相加处理，得到所述低速滤波的中间数据。


5.根据权利要求3所述的变速率基带脉冲成形滤波器实现方法，其特征在于，所述对所述中间数据进行上采样处理，得到高速滤波的成形基带脉冲数据，包括：
对所述中间数据进行延时处理得到延时中间数据；
统计所述延时中间数据和所述中间数据之间的工作时钟个数，得到内插点数；
将所述中间数据和内插点数通过线性内插法得到所述成形基带脉冲数...

【专利技术属性】
技术研发人员：盛德卫，
申请(专利权)人：北京电子工程总体研究所，
类型：发明
国别省市：北京;11