存算一体芯片、存储单元阵列结构制造技术

本实用新型专利技术提供一种存算一体芯片、存储单元阵列结构，其内的存储单元阵列包括：多个阵列排布的存储单元子阵列；该存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，该存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制该本地字线控制该存储单元子阵列是否激活，以此实现每一行的所有存储单元子阵列共享多个DAC，每一列的所有存储单元子阵列共享多个ADC，以此减小电路面积，降低电路成本，适应集成化、低成本化的需求。

Memory computing integrated chip, memory cell array structure

The utility model provides a storage computing integrated chip and a storage unit array structure, wherein the storage unit array includes: a storage unit sub array arranged in a plurality of arrays; the storage unit sub array includes: a plurality of switching units and a plurality of storage units arranged in an array, the threshold voltage of the storage unit is adjustable; the first end of all storage units of each column is connected with a source line, The second end is connected with bit lines, the third end of all storage units in each row is connected with word lines through a switch unit, the multi row storage units are connected with multiple switch units correspondingly, and the control end of multiple switch units is connected with the local word lines of the storage unit sub array, and the local word lines are controlled to control whether the storage unit sub array is activated, so as to realize all storage of each row Cell subarrays share multiple DACs, and all storage cell subarrays in each column share multiple ADCs, so as to reduce the circuit area, reduce the circuit cost, and meet the needs of integration and low cost.

【技术实现步骤摘要】
存算一体芯片、存储单元阵列结构
本技术涉及半导体集成电路领域，尤其涉及一种存算一体芯片、存储单元阵列结构。
技术介绍
近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存算一体芯片架构得到人们的广泛关注，其基本思想是直接利用存储器进行逻辑计算，从而减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。存算一体芯片架构目前被认为是解决大数据实时智能处理的高效硬件平台之一，而存储单元阵列是存算一体芯片的核心电路，对于典型的存储单元阵列，需要配备数模转换模块、模数转换模块、转换装置等外围电路。为了适应复杂的运算需求，存算一体芯片一般会设置多个存储单元阵列，用于分别执行不同的运算任务。多个存储单元阵列中的每个存储单元阵列均需要分别设置对应的数模转换模块、模数转换模块、转换装置以及译码器等外围电路，通常外围电路的面积，尤其是ADC、DAC的面积，相比存储单元阵列的面积大很多，而且成本高，因此，现有存算一体芯片架构的电路面积大，成本高，不能适应集成化、低成本化的需求。
技术实现思路
有鉴于此，本技术实施例提供了一种存算一体芯片、存储单元阵列结构，解决现有存算一体芯片架构的电路面积大，成本高、不能适应集成化、低成本化的需求的问题。为了达到上述目的，本技术采用如下技术方案：第一方面，提供一种存算一体芯片，包括：数模转换模块，用于将数字信号转换为模拟信号；存储单元阵列，连接该数模转换模块，用于对该模拟信号进行模拟向量-矩阵乘法运算并输出模拟运算结果；模数转换模块，连接该存储单元阵列，用于将该模拟运算结果转换为数字输出信号；其中，该存储单元阵列包括：多个阵列排布的存储单元子阵列，用于分别执行不同的模拟向量-矩阵乘法运算；该存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，该存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制该本地字线控制该存储单元子阵列是否激活。进一步地，该开关单元包括：第一开关元件以及第二开关元件；该第一开关元件的第一端接入第一电平，第二端连接该第二开关元件的第一端，该第二开关元件的第二端连接字线，该第一开关元件的第三端和该第二开关元件的第三端均连接该本地字线，该开关单元对应行的所有存储单元的第三端均连接在该第一开关元件的第二端与该第二开关元件第一端之间；其中，工作时，该存储单元子阵列所对应的开关单元的第一开关元件和第二开关元件中的一个处于导通状态，另一个处于关闭状态。进一步地，该存储单元为可编程半导体器件。进一步地，该可编程半导体器件为浮栅晶体管。进一步地，该存储单元包括：非易失性存储器件以及第三开关元件；该第三开关元件的第一端作为该存储单元的第一端，第二端连接该非易失性存储器件一端，第三端作为该存储单元的第三端，该非易失性存储器件的另一端作为该存储单元的第二端。进一步地，该非易失性存储器件为阻变存储器件、相变存储器件或自旋存储器件。第二方面，提供一种存储单元阵列结构，包括：多个阵列排布的存储单元子阵列；该存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制该本地字线控制该存储单元子阵列是否激活。进一步地，该开关单元包括：第一开关元件以及第二开关元件；该第一开关元件的第一端接入第一电平，第二端连接该第二开关元件的第一端，该第二开关元件的第二端连接字线，该第一开关元件的第三端和该第二开关元件的第三端均连接该本地字线，该开关单元对应行的所有存储单元的第三端均连接在该第一开关元件的第二端与该第二开关元件第一端之间；其中，工作时，该存储单元子阵列所对应的开关单元的第一开关元件和第二开关元件中的一个处于导通状态，另一个处于关闭状态。进一步地，该存储单元为可编程半导体器件。进一步地，该存储单元包括：非易失性存储器件以及第三开关元件；该第三开关元件的第一端作为该存储单元的第一端，第二端连接该非易失性存储器件一端，第三端作为该存储单元的第三端，该非易失性存储器件的另一端作为该存储单元的第二端。本技术提供的存算一体芯片以及存储单元阵列结构，存储单元阵列包括：多个阵列排布的存储单元子阵列；该存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，该存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制该本地字线控制该存储单元子阵列是否激活，以此实现每一行的所有存储单元子阵列共享多个DAC，每一列的所有存储单元子阵列共享多个ADC，以此减小电路面积，降低电路成本，适应集成化、低成本化的需求。其中，多个存储单元子阵列可以分时工作，非同行非同列的多个存储单元子阵列可以并行工作，适应不同运算任务，使用灵活方便。为让本技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本技术实施例一种存算一体芯片的结构图；图2示出了本技术实施例中存储单元阵列的电路图一；图3示出了图2中存储单元子阵列的一种电路图；图4示出了本技术实施例中存储单元阵列的电路图二；图5示出了本技术实施例中存储单元的一种电路结构；图6示出了图2中存储单元子阵列的另一种电路图；图7示出了本技术实施例中多个存储单元子阵列分时工作的示意图；图8示出了本技术实施例中多个存储单元子阵列并行工作的示意图；图9示出了本技术实施例另一种存算一体芯片的结构图；图10示出了本技术实施例中可编程算术运算单元30的结构图；图11为本技术实施例中可编程算术运算子单元的结构图；图12为本技术实施例中可编程算术运算模块实现复合运算的示意图图13示出了本技术实施例再一种存算一体芯片的结构图。具体实施方式为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本文档来自技高网...

【技术保护点】
1.一种存算一体芯片，其特征在于，包括：/n数模转换模块，用于将数字信号转换为模拟信号；/n存储单元阵列，连接所述数模转换模块，用于对所述模拟信号进行模拟向量-矩阵乘法运算并输出模拟运算结果；/n模数转换模块，连接所述存储单元阵列，用于将所述模拟运算结果转换为数字输出信号；/n其中，所述存储单元阵列包括：多个阵列排布的存储单元子阵列，用于分别执行不同的模拟向量-矩阵乘法运算；/n所述存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，所述存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制所述本地字线控制该存储单元子阵列是否激活。/n

【技术特征摘要】
1.一种存算一体芯片，其特征在于，包括：
数模转换模块，用于将数字信号转换为模拟信号；
存储单元阵列，连接所述数模转换模块，用于对所述模拟信号进行模拟向量-矩阵乘法运算并输出模拟运算结果；
模数转换模块，连接所述存储单元阵列，用于将所述模拟运算结果转换为数字输出信号；
其中，所述存储单元阵列包括：多个阵列排布的存储单元子阵列，用于分别执行不同的模拟向量-矩阵乘法运算；
所述存储单元子阵列包括：多个开关单元以及多个阵列排布的存储单元，所述存储单元的阈值电压可调；每一列的所有存储单元的第一端均连接源线，第二端均连接位线，每一行的所有存储单元的第三端均通过一开关单元连接字线，多行存储单元对应连接多个开关单元，多个开关单元的控制端均连接该存储单元子阵列的本地字线，通过控制所述本地字线控制该存储单元子阵列是否激活。


2.根据权利要求1所述的存算一体芯片，其特征在于，所述开关单元包括：第一开关元件以及第二开关元件；
所述第一开关元件的第一端接入第一电平，第二端连接所述第二开关元件的第一端，所述第二开关元件的第二端连接字线，所述第一开关元件的第三端和所述第二开关元件的第三端均连接所述本地字线，所述开关单元对应行的所有存储单元的第三端均连接在所述第一开关元件的第二端与所述第二开关元件第一端之间；
其中，工作时，该存储单元子阵列所对应的开关单元的第一开关元件和第二开关元件中的一个处于导通状态，另一个处于关闭状态。


3.根据权利要求1所述的存算一体芯片，其特征在于，所述存储单元为可编程半导体器件。


4.根据权利要求3所述的存算一体芯片，其特征在于，所述可编程半导体器件为浮栅晶体管。


5.根据权利要求1所述的存算一体芯片，其特征在于，所述存储单元包括：非易失性存储器件以及第三开关元件；
所述第三开关元件的第一端作...

【专利技术属性】
技术研发人员：王绍迪，
申请(专利权)人：北京知存科技有限公司，
类型：新型
国别省市：北京;11