适用于在变温环境下操作的集成电子器件制造技术

本公开的实施例涉及适用于在变温环境下操作的集成电子器件。一种集成电子器件包括绝缘体上硅(SOI)衬底。在SOI衬底中和上形成至少一个MOS晶体管。该至少一个MOS晶体管具有栅极区域，其接收控制电压；背栅极，其接收调整电压；源极/漏极区域，其具有电阻部分；第一端子，其耦合到第一电压(例如，参考电压)并且形成在源极/漏极区域中和电阻部分的第一侧上；以及第二端子，其生成代表集成电子器件的温度的电压，该第二端子形成在源极/漏极区域中和电阻部分的第二侧上。调整电路将调整电压生成为具有取决于控制电压和第二端子所生成的电压的值。

Integrated electronic device suitable for operation in variable temperature environment

Embodiments of the present disclosure relate to integrated electronic devices suitable for operation in a variable temperature environment. An integrated electronic device includes a silicon on insulator (SOI) substrate. At least one MOS transistor is formed on the SOI substrate. The at least one MOS transistor has a gate region which receives the control voltage; a back gate which receives the adjustment voltage; a source / drain region which has a resistance portion; a first terminal which is coupled to a first voltage (E. G., a reference voltage) and formed on the first side of the source / drain region and the resistance portion; and a second terminal which generates a temperature representative of the integrated electronic device The second terminal is formed on the second side of the source / drain area and the resistance part. The adjusting circuit generates the adjusting voltage to a value having a voltage generated depending on the control voltage and the second terminal.

【技术实现步骤摘要】
适用于在变温环境下操作的集成电子器件优先权声明本申请要求于2018年6月4日提交的法国专利申请号1854829的优先权权益，其内容在法律允许的最大程度内通过引用整体并入在此。
实施例涉及集成电路，具体适用于在可变温度环境下操作的集成电路，具体涉及这种集成电路的电流管理。
技术介绍
众所周知，集成电路的操作可能受温度变化的影响。例如，硅的电阻率随温度而增加，从而可能导致电流值在操作期间下降。更进一步地，温度增加还会增加部件(通常为晶体管的部件)的漏电流的值，这在具有大量部件的器件的情况下尤其成问题。因此，需要获得一种器件，其中温度对集成电路的操作和漏电流的影响减小。
技术实现思路
根据一个方面，集成电子器件包括绝缘体上硅型衬底以及形成在该衬底中和上的至少一个MOS晶体管。该至少一个MOS晶体管包括栅极区域，其被配置为接收控制电压；以及背栅极，其被配置为接收调整电压。至少一个MOS晶体管的源极区域包括电阻部分。被配置为链接到参考电压(例如，地)的第一端子位于电阻部分的第一侧上，而第二端子形成在电阻部分的第二侧上。第二端子被配置为递送其值代表集成电子器件的温度的电压。该集成电子器件包括调整电路，该调整电路被配置为向背栅极递送调整电压，该调整电压的值取决于控制电压的值以及由第二端子递送的电压的值。因此，可以依据集成电子器件的温度来调制至少一个MOS晶体管的操作电流的值，从而有利地使得可以避免至少一个MOS的操作电流过大变化或至少一个MOS晶体管的漏电流过大增加。电阻部分可以由栅极材料线覆盖，该线通过介电材料与电阻部分电隔离，并且从与其垂直的栅极区域延伸，同时与其一起形成材料连续性。因此，栅极和背栅极的偏置能够使电阻部分的电阻变化。因此，可以有利地控制电阻部分的电阻，特别是依据集成电子器件的温度，从而有利地允许对至少一个MOS晶体管的操作电流和漏电流的增强的控制。控制电压可以采用第一值(例如，1伏)，该第一值对应于至少一个MOS晶体管的导通状态；以及第二值(例如，0伏)，该第二值对应于至少一个MOS晶体管的截止状态。调整电路被配置为当控制电压具有第一值时，将调整电压递送为在背栅极上具有第一状态(例如，正状态)；当控制电压具有第二值时，将控制电压递送为在背栅极上具有第二状态(例如，负状态)；以及依据集成电子器件的温度来调整调整电压的值。调整电路可以包括电平移位器，该电平移位器包括输入，其耦合到栅极；以及输出；以及附加晶体管，其耦合在电平移位器的输出和背栅极之间。附加晶体管的栅极耦合到第二端子，并且电平移位器的输出被配置为如果输入上的电压为正，则递送正电压，以及如果输入上的电压为零，则递送负电压。附图说明通过阅读完全非限制性实施例和附图的详细描述，其他优点和特征将变得显而易见，其中图1是根据本公开的电子器件的俯视图；图2是图1的电子器件的示意图；图3是根据本公开的电子器件的另一实施例的俯视图；以及图4是图3的电子器件的示意图。具体实施方式图1和图2图示了集成电子器件DIS，其中图2是从电学角度来看的示意图。电子器件DIS包括晶体管TR(例如，形成在绝缘体上硅(SOI)型衬底上的MOS晶体管)、以及调整电路MA，该调整电路为了简单起见未在图1中示出。衬底是半导体膜，其定位在掩埋绝缘层上方(本领域技术人员根据术语BOX(‘掩埋氧化物’)得知)，该掩埋绝缘层本身位于载体衬底(例如，半导体阱)上方。晶体管TR包括源极半导体区域S、漏极半导体区域D、以及栅极区域G。晶体管TR的有源区通过隔离区域TI(例如，浅沟槽隔离(STI)型隔离区域)与器件的其他部件隔离。触点(例如，由钨制成的触点)形成在晶体管TR的各个区域中。在这种情况下，触点的注入区被硅化。例如，在这种情况下，器件DIS包括几个漏极触点CD，其沿着漏极区域D形成。在这种情况下，漏极区域的整个面积被硅化，因此，两个单独的漏极触点之间的电阻非常低，接近为零。漏极触点CD彼此耦合，例如，经由器件的互连部分的金属轨道。栅极触点CG形成在栅极区域G的任一侧上，并且在这种情况下，由于栅极区域的整个面积被硅化，所以位于栅极线的任一侧上的触点之间的电阻率非常低。这尤其允许栅极区域的均匀偏置。栅极触点CG还经由金属轨道彼此耦合。在隔离区域TI内形成阱接触区域RPC，并且使得可以偏置晶体管TR的阱，该阱接触区域RPC然后用作晶体管TR的背栅极。阱接触区域RPC包括彼此耦合的多个阱触点CBG，并且其整个面积被硅化。源极区域S在源极区域的非硅化电阻部分RS的任一侧上包括两个触点，该两个触点形成第一端子B1和第二端子B2并且形成在源极区域的两个位置处。因此，第一端子B1和第二端子B2之间的电阻率更大，例如，在这种情况下，量级为10kΩ。第一端子B1和第二端子B2不会通过互连部分的金属轨道电耦合，如漏极触点CD、栅极触点CG和阱触点CBG的情况一样。如图2所示，具有非硅化部分RS的晶体管TR可以在功能上示为两个晶体管TR1和TR2，该两个晶体管TR1和TR2的栅极彼此耦合、背栅极BG彼此耦合、以及漏极区域彼此耦合、以及源极区域通过电阻器RS彼此耦合。在这种情况下，第一端子B1耦合到地。晶体管TR要么可以处于截止状态，在这种情况下，当其栅极G上的电压VG、或控制电压、以及漏极电压VD都等于0伏时；要么处于导通状态，在这种情况下，当控制电压VG和漏极电压VD都等于1伏时。当晶体管TR处于导通状态时，第一电流I1流过漏极D和第一端子B1之间的第一晶体管TR1，也就是说，从漏极D流到地。此外，第二电流I2流过漏极D和第二端子B2之间的第二晶体管TR2，然后从第二端子B2流到第一端子B1，也就是说，通过电阻器RS流到地。应当指出，在这种情况下，为了简单起见，使用第一电流I1和第二电流I2；实际上，电流的分布沿着晶体管TR的衬底而逐渐变化。因此，第二端子B2上的电压VS2取决于第二电流I2的值和电阻器RS的值。此外，由于电阻器RS是硅部分，所以其值尤其取决于硅的温度，并且随之增加。因此，电压VS2取决于电阻器RS的温度，因此代表器件DIS的温度。当晶体管TR处于其截止状态时，漏电流能够在晶体管TR的漏极D和源极S之间流动。当器件具有大量晶体管时，这种现象可能被证明是特别不利。具体地，除了生成器件DIS的附加消耗之外，倍增漏电流会导致器件DIS通过焦耳效应过热。晶体管内漏电流的值随温度增加。因此，借助于流过第二晶体管TR2和电阻器RS的漏电流，可以通过读取第二端子B2上的电势VS2来确定器件DIS的温度。调整电路MA包括输入端子BE，其耦合到晶体管TR的栅极触点CG；输出端子BS，其耦合到阱触点CBG，也即是说，耦合到晶体管TR的背栅极并且能够递送调整电压VA；以及控制端子本文档来自技高网...

【技术保护点】
1.一种集成电子器件，包括：/n绝缘体上硅衬底，/n至少一个MOS晶体管，被形成在所述绝缘体上硅衬底中和所述绝缘体上硅衬底上；/n其中所述至少一个MOS晶体管包括：/n栅极区域，被配置为接收控制电压；/n背栅极，被配置为接收调整电压；/n源极或漏极区域，具有电阻部分；/n第一端子，被配置为被耦合到第一电压，并且被形成在所述源极或漏极区域中、以及所述源极区域或漏极区域的所述电阻部分的第一侧上；以及/n第二端子，被配置为生成表示所述集成电子器件的温度的电压，所述第二端子被形成在所述源极或漏极区域中、以及所述源极或漏极区域的所述电阻部分的第二侧上；以及/n调整电路，被配置为将所述调整电压生成为具有取决于所述控制电压和由所述第二端子生成的所述电压的值。/n

【技术特征摘要】
20180604 FR 18548291.一种集成电子器件，包括：
绝缘体上硅衬底，
至少一个MOS晶体管，被形成在所述绝缘体上硅衬底中和所述绝缘体上硅衬底上；
其中所述至少一个MOS晶体管包括：
栅极区域，被配置为接收控制电压；
背栅极，被配置为接收调整电压；
源极或漏极区域，具有电阻部分；
第一端子，被配置为被耦合到第一电压，并且被形成在所述源极或漏极区域中、以及所述源极区域或漏极区域的所述电阻部分的第一侧上；以及
第二端子，被配置为生成表示所述集成电子器件的温度的电压，所述第二端子被形成在所述源极或漏极区域中、以及所述源极或漏极区域的所述电阻部分的第二侧上；以及
调整电路，被配置为将所述调整电压生成为具有取决于所述控制电压和由所述第二端子生成的所述电压的值。


2.根据权利要求1所述的集成电子器件，其中所述电阻部分由栅极材料线覆盖，所述栅极材料线通过介电材料与所述电阻部分电隔离、并且从所述栅极区域延伸，同时与所述栅极区域一起形成材料连续性，其中所述电阻部分的电阻根据所述栅极区域和所述背栅极的偏置而变化。


3.根据权利要求2所述的集成电子器件，其中所述栅极材料线从所述栅极区域垂直延伸。


4.根据权利要求1所述的集成电子器件，其中当所述至少一个MOS晶体管处于导通状态时，所述控制电压具有第一值，并且当所述至少一个MOS晶体管处于关断状态时，所述控制电压具有第二值；并且其中所述调整电路被配置为当所述控制电压具有所述第一值时将所述调整电压生成为具有第一状态，并且当所述控制电压具有所述第二值时将所述控制电压生成为具有第二状态，并且其中所述调整电路还被配置为根据表示所述集成电子器件的所述温度的所述电压来调整所述调整电压。


5.根据权利要求1所述的集成电子器件，其中所述调整电路包括电平移位器，所述电平移位器具有输入和输出，所述输入被耦合到所述栅极区域；还包括晶体管，所述晶体管被耦合在所述电平移位器的所述输出和所述至少一个MOS晶体管的所述背栅极之间，所述晶体管具有栅极，所述栅极被耦合到所述第二端子；其中所述电平移位器的所述输出被配置为如果所述电平移位器的所述输入上的电压为正，则生成正电压，并且如果所述电平移位器的所述输入上的所述电压为零，则生成负电压。


6.根据权利要求1所述的集成电子器件，其中所述电阻部分具有非硅化的上表面。


7.根据权利要求1所述的集成电子器件，其中所述第一电压是参考电压。


8.根据权利要求1所述的集成电子器件，其中所述源极或漏极区域是源极区域。


9.一种电子器件，包括：
绝缘体上硅衬底；
成对的MOS晶体管，被形成在所述绝缘体上硅衬底中、和所述绝缘体上硅衬底上，其中所述成对的MOS晶体管包括：
共用源极区域，被分成由所述共用源极区域的电阻部分连接的第一源极区域和第二源极区域；
共用漏极区域，形成第一连接漏极区域和第二连接漏极区域；
共用背栅极区域，形成接收调整电压的第一连接背栅极区域和第二连接背栅极区域；
共用栅极区域，形成第一连接栅极区域和第二连接栅极区域，并且接收控制电压；
第一端子，被配置为被耦合到参考电压，并且被形成在所述第二源极区域中；以及
第二端子，被配置为生成表示所述电子器件的温度的电压，所述第二端子被形成在所述第一源极区域中；以及
调整电路，被配置为将所述调整电压生成为具有...

【专利技术属性】
技术研发人员：P·加利，R·勒蒂克，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：法国;FR