一种高效整流器及其制造方法技术

本发明专利技术公开了一种高效整流器及其制造方法，高效整流器包括下电极层、重掺杂第一导电类型衬底层、第一导电类型漂移层、沟槽栅介质区、沟槽栅填充区、肖特基势垒接触区、隔离介质区和上电极层。制造方法步骤为：1)准备重掺杂第一导电类型衬底层；2)形成第一导电类型漂移层；3)在第一导电类型漂移层表面刻蚀出槽型；4)形成沟槽栅介质区；5)形成沟槽栅填充区；6)形成隔离介质区；7)形成肖特基势垒接触区；8)形成上电极层；9)形成下电极层。本发明专利技术在不增加制造工艺步骤和制造成本的基础上获得反向恢复时间短，开关损耗小的性能。

A high efficiency rectifier and its manufacturing method

The invention discloses an efficient rectifier and a manufacturing method thereof. The efficient rectifier comprises a lower electrode layer, a heavily doped first conductive substrate layer, a first conductive drift layer, a trench gate dielectric region, a trench gate filling region, a Schottky barrier contact region, an isolation dielectric region and an upper electrode layer. The manufacturing method comprises the following steps: 1) preparing for re doping the first conductive type substrate layer; 2) forming the first conductive type drift layer; 3) etching the groove type on the surface of the first conductive type drift layer; 4) forming the groove gate dielectric region; 5) forming the groove gate filling region; 6) forming the isolation dielectric region; 7) forming the Schottky barrier contact region; 8) forming the upper electrode layer; 9) forming the lower electrode layer. The invention obtains the performance of short reverse recovery time and small switch loss without increasing the manufacturing process steps and manufacturing costs.

【技术实现步骤摘要】
一种高效整流器及其制造方法
本专利技术涉及半导体器件领域，具体是一种高效整流器及其制造方法。
技术介绍
肖特基势垒二极管(SBD)是中低压应用领域的常用功率整流器，但由于镜像电荷导致的势垒降低效应，SBD的漏电水平随着反向电压接近击穿电压而显著增大。沟槽肖特基势垒二极管，也称为沟槽MOS势垒肖特基(TMBS)整流器，由于引入沟槽MOS结构的电场夹断效应使反向漏电水平得到显著降低，同时外延漂移层电场得到增强，从而使正向导通压降也得到显著降低。但是现有TMBS结构中，由于沟槽MOS结构的存在，使势垒电容显著增大，从而现有TMBS的反向恢复时间较长，开关损耗较大。
技术实现思路
本专利技术的目的是解决现有技术中存在的问题。为实现本专利技术目的而采用的技术方案是这样的，一种高效整流器，主要包括下电极层、重掺杂第一导电类型衬底层、第一导电类型漂移层、沟槽栅介质区、沟槽栅填充区、肖特基势垒接触区、隔离介质区和上电极层。所述重掺杂第一导电类型衬底层覆盖于下电极层之上。所述第一导电类型漂移层覆盖于重掺杂第一导电类型衬底层之上。所述沟槽栅介质区为U型槽。所述沟槽栅介质区覆盖在第一导电类型漂移层之上的部分表面。进一步，所述沟槽栅介质区由一个或多个重复且不相联的结构单元构成。所述沟槽栅填充区填充在沟槽栅介质区内。进一步，所述沟槽栅填充区和上电极层不接触。所述肖特基势垒接触区覆盖在第一导电类型漂移层之上的部分表面。所述肖特基势垒接触区和沟槽栅介质区间隔分布。进一步，所述肖特基势垒接触区由一个或多个重复且不相联的结构单元构成。所述介质隔离区完全覆盖在沟槽栅填充区之上。所述上电极层覆盖在肖特基势垒接触区和介质隔离区之上。优选的，所述介质隔离区覆盖沟槽栅介质区的部分表面。所述上电极层还覆盖沟槽栅介质区的部分表面。优选的，所述介质隔离区完全覆盖在沟槽栅介质区之上。一种高效整流器的制造方法，主要包括以下步骤：1)准备重掺杂第一导电类型衬底层。2)形成第一导电类型漂移层。所述重掺杂第一导电类型衬底层和第一导电类型漂移层采用半导体材料，主要包括硅和碳化硅。3)在第一导电类型漂移层表面刻蚀出槽型。4)形成沟槽栅介质区。所述沟槽栅介质区的材料为二氧化硅材料、氮氧化硅或氧化铪。5)形成沟槽栅填充区。所述沟槽栅填充区的材料为多晶硅。所述多晶硅材料通过原味掺杂方式或者杂质注入后退火的方式完成掺杂。6)形成隔离介质区。7)形成肖特基势垒接触区。所述肖特基势垒接触区的材料为肖特基势垒金属或高级硅化物。所述高级硅化物包括钛硅合金、铂硅合金和镍铂硅合金。8)形成上电极层。9)形成下电极层。本专利技术的技术效果是毋庸置疑的。针对器件反向恢复时间较长，开关损耗较大等问题，本专利技术通过器件新型结构设计和制造工艺的优化，达到在不增加制造工艺步骤和制造成本的基础上获得反向恢复时间短，开关损耗小的性能。与现有沟槽肖特基二极管(也称TMBS)整流器相比，本专利技术通过器件新型结构设计和制造工艺的优化，达到在不增加制造工艺步骤和制造成本的基础上获得反向恢复时间短，开关损耗小的性能。附图说明图1为本专利技术提供的一种高效整流器的实施例5结构示意图；图2为本专利技术提供的一种高效整流器的实施例6结构示意图；图3为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图4为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图5为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图6为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图7为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图8为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图9为本专利技术提供的一种高效整流器制造方法的实施例7结构示意图；图中：包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8。具体实施方式下面结合实施例对本专利技术作进一步说明，但不应该理解为本专利技术上述主题范围仅限于下述实施例。在不脱离本专利技术上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本专利技术的保护范围内。实施例1：一种高效整流器，主要包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8。所述重掺杂第一导电类型衬底层2覆盖于下电极层1之上。所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上。所述沟槽栅介质区4为U型槽。所述沟槽栅介质区4覆盖在第一导电类型漂移层3之上的部分表面。进一步，所述沟槽栅介质区4由一个或多个重复且不相联的结构单元构成。所述沟槽栅填充区5填充在沟槽栅介质区4内。进一步，所述沟槽栅填充区5和上电极层8不接触。所述肖特基势垒接触区6覆盖在第一导电类型漂移层3之上的部分表面。所述肖特基势垒接触区6和沟槽栅介质区4间隔分布。进一步，所述肖特基势垒接触区6由一个或多个重复且不相联的结构单元构成。所述介质隔离区7完全覆盖在沟槽栅填充区5之上。进一步，所述介质隔离区7覆盖沟槽栅介质区4的部分表面。所述上电极层8覆盖在沟槽栅介质区4的部分表面、肖特基势垒接触区6和介质隔离区7之上。所述上电极层8还覆盖沟槽栅介质区4的部分表面。实施例2：一种高效整流器，主要包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8。所述重掺杂第一导电类型衬底层2覆盖于下电极层1之上。所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上。所述沟槽栅介质区4为U型槽。所述沟槽栅介质区4覆盖在第一导电类型漂移层3之上的部分表面。进一步，所述沟槽栅介质区4由一个或多个重复且不相联的结构单元构成。所述沟槽栅填充区5填充在沟槽栅介质区4内。进一步，所述沟槽栅填充区5和上电极层8不接触。所述肖特基势垒接触区6覆盖在第一导电类型漂移层3之上的部分表面。所述肖特基势垒接触区6和沟槽栅介质区4间隔分布。进一步，所述肖特基势垒接触区6由一个或多个重复且不相联的结构单元构成。所述介质隔离区7完全覆盖在沟槽栅填充区5之上。进一步，所述介质隔离区7完全覆盖在沟槽栅介质区4之上。所述上电极层8覆盖在肖特基势垒接触区6和介质隔离区7之上。实施例3：一种高效整流器的制造方法，本文档来自技高网...

【技术保护点】
1.一种高效整流器，其特征在于，主要包括下电极层(1)、重掺杂第一导电类型衬底层(2)、第一导电类型漂移层(3)、沟槽栅介质区(4)、沟槽栅填充区(5)、肖特基势垒接触区(6)、隔离介质区(7)和上电极层(8)；/n所述重掺杂第一导电类型衬底层(2)覆盖于下电极层(1)之上；/n所述第一导电类型漂移层(3)覆盖于重掺杂第一导电类型衬底层(2)之上。/n所述沟槽栅介质区(4)为U型槽；/n所述沟槽栅介质区(4)覆盖在第一导电类型漂移层(3)之上的部分表面；/n所述沟槽栅填充区(5)填充在沟槽栅介质区(4)内；/n所述肖特基势垒接触区(6)覆盖在第一导电类型漂移层(3)之上的部分表面；/n所述肖特基势垒接触区(6)和沟槽栅介质区(4)间隔分布；/n所述介质隔离区(7)完全覆盖在沟槽栅填充区(5)之上；/n所述上电极层(8)覆盖在肖特基势垒接触区(6)和介质隔离区(7)之上。/n

【技术特征摘要】
1.一种高效整流器，其特征在于，主要包括下电极层(1)、重掺杂第一导电类型衬底层(2)、第一导电类型漂移层(3)、沟槽栅介质区(4)、沟槽栅填充区(5)、肖特基势垒接触区(6)、隔离介质区(7)和上电极层(8)；
所述重掺杂第一导电类型衬底层(2)覆盖于下电极层(1)之上；
所述第一导电类型漂移层(3)覆盖于重掺杂第一导电类型衬底层(2)之上。
所述沟槽栅介质区(4)为U型槽；
所述沟槽栅介质区(4)覆盖在第一导电类型漂移层(3)之上的部分表面；
所述沟槽栅填充区(5)填充在沟槽栅介质区(4)内；
所述肖特基势垒接触区(6)覆盖在第一导电类型漂移层(3)之上的部分表面；
所述肖特基势垒接触区(6)和沟槽栅介质区(4)间隔分布；
所述介质隔离区(7)完全覆盖在沟槽栅填充区(5)之上；
所述上电极层(8)覆盖在肖特基势垒接触区(6)和介质隔离区(7)之上。


2.根据权利要求1所述的一种高效整流器，其特征在于：所述沟槽栅填充区(5)和上电极层(8)不接触。


3.根据权利要求1或2所述的一种高效整流器，其特征在于：所述介质隔离区(7)覆盖沟槽栅介质区(4)的部分表面；所述上电极层(8)还覆盖沟槽栅介质区(4)的部分表面。


4.根据权利要求1所述的一种高效整流器，其特征在于：所述介质隔离区(7)完全覆盖在沟槽...

【专利技术属性】
技术研发人员：陈文锁，徐向涛，张成方，廖瑞金，
申请(专利权)人：重庆大学，重庆平伟伏特集成电路封测应用产业研究院有限公司，
类型：发明
国别省市：重庆;50