氧化接合的晶圆堆叠中的管芯封装制造技术

制造半导体晶圆组件(100)的结构和方法，其将至少一个管芯(108,202,402)封装在刻蚀到氧化接合的半导体晶圆堆叠(102+104,206+208,406+408)中的腔(110,204,404)中。该方法通常包括以下步骤：将管芯(108,202,402)定位在腔(110,204,404)中，将管芯(108,202,402)机械地和电气地安装到晶圆堆叠(102+104,206+208,406+408)，并且通过以多种方式中的一种方式将盖晶圆(106,210,410)接合到晶圆堆叠(102+104,206+208,406+408)来将管芯(108,202,402)封装在腔(110,204,404)内。应用半导体处理步骤(例如，沉积、退火、化学和机械抛光、刻蚀等)来构造组件并且根据上述实施例连接(例如，凸块接合、线互连、超声波接合、氧化接合等)管芯。腔(110,404)可以被气密密封以封装半导体管芯(108,402)。晶圆组件(100)可以被划片以产生一个或多个半导体芯片，每个半导体芯片包括一个或多个封装的半导体管芯(108,202,402)。热界面(164,170,412)可以被包括在半导体管芯(108,402)和晶圆(102,104,106,406,408,410)中的一个或多个之间。晶圆堆(102+104,406+408)和盖晶圆(106,410)可以被氧化接合在一起。可替选地，晶圆堆叠(206+208)和盖晶圆(210)可以被凸块(214)接合，以便限定提供与腔(204)的热隔离的气隙(224)。晶圆(102,104,106)中的一个可以限定从晶圆组件(100)外部到腔(110)的导管(168)。

Core package in oxide bonded wafer stack

A structure and method for manufacturing a semiconductor wafer assembly (100) that encapsulates at least one core (108202402) in a cavity (110204404) etched into an oxide bonded semiconductor wafer stack (102 + 104206 + 208406 + 408). The method generally includes the following steps: positioning the core (108202402) in the cavity (110204404), mechanically and electrically installing the core (108202402) to the wafer stack (102 + 104206 + 208406 + 408), and sealing the core (108202402) in the cavity (110204404) by joining the cover wafer (106210410) to the wafer stack (102 + 104206 + 208406 + 408) in one of several ways Inside. The semiconductor processing steps (E. G., deposition, annealing, chemical and mechanical polishing, etching, etc.) are applied to construct components and connect (E. G., bump joint, wire interconnection, ultrasonic joint, oxide joint, etc.) tube cores according to the above described embodiments. The cavity (110404) can be hermetically sealed to encapsulate the semiconductor core (108402). The wafer assembly (100) can be scribed to produce one or more semiconductor chips, each of which includes one or more encapsulated semiconductor tube cores (108202402). The thermal interface (164170412) may be included between one or more of the semiconductor core (108402) and the wafer (102104106406408410). The wafers (102 + 104406 + 408) and the cover wafers (106410) can be oxidized and bonded together. Alternatively, the wafer stack (206 + 208) and the cover wafer (210) may be joined by a bump (214) to define an air gap (224) providing thermal isolation from the cavity (204). One of the wafers (102104106) may define a catheter (168) from the outside of the wafer assembly (100) to the cavity (110).

【技术实现步骤摘要】
【国外来华专利技术】氧化接合的晶圆堆叠中的管芯封装
技术介绍
本公开涉及集成电路、半导体器件和其他小型化器件的制造，并且更特别地，涉及包括封装在氧化接合晶圆堆叠中的半导体管芯(die)的三维集成电路(3D-IC)的制造。随着半导体器件大小已经减小，3D器件集成已成为增加集成电路和/或半导体器件密度的期望方法，其相比于2D设计提供小得多的形状因子以及更高的性能和更低的功率。3D-IC组件包括两个或更多个有源电子部件(例如，传感器和读出电路)堆叠层，其使用水平层内和垂直(通过硅通孔，TSV)层间连接，使得它们表现为单个器件。封装到封装堆叠和管芯到管芯(D2D)堆叠允许选择“已知良好管芯”来用于堆叠，并且相比于3D可以提供更高的产量但是性能改善有限。2D方法有时使用需要长连接的线接合，这会减缓速度并限制可能的连接的数量。更简洁的2.5D解决方案使用凸块接合到中介层，其提供电路之间的路由，但仍然比真正的3D电路产生更高的功率和更低的性能。此外，由于管芯的超薄性质，D2D堆叠难以处理并且易于破损和污染。晶圆到晶圆(W2W)3D堆叠允许TSV缩小到更小的直径，其中更薄的晶圆允许更高的3D连接密度，从而导致更高的带宽、性能和功率改进、并提供更低的制造成本。然而，3D堆叠可能遭受降低的产量，这是因为如果3D-IC中的N个芯片中的任何一个有缺陷，则整个3D-IC将是有缺陷的。此外，晶圆堆叠对于相同大小的晶圆是最佳的，并且由于非硅材料(例如，III-V族)通常在比硅CMOS逻辑或DRAM更小的晶圆上制造，因此晶圆层级异构集成(heterogeneousintegration)可能造成制造和产量挑战。使用氧化接合的3D集成已经主要用于接合整个晶圆，这是因为对于管芯层级处的接合，该处理不那么成熟。焊料密封晶圆层级封装已经被证明，这是因为已经接合了具有腔的晶圆。已知的技术可用于将集成电路管芯直接金属到金属接合到硅晶圆上，但是这些技术对于高层数晶圆堆叠管芯具有处理应力、产量、互连密度和热限制上的限制。其他技术已将多个管芯集成到中介层上，但既没有在z轴上进一步扩展堆叠超过2-3层，也没有实现异构或气密密封的器件。本公开考虑了一种新的和改进的用于使用管芯封装制造3D-IC的方法，其克服了当前的限制。一些实施例还解决了片上热管理的需求，允许更高的功率耗散和更大的封装密度。
技术实现思路
本公开涉及封装一个或多个器件管芯的氧化接合的半导体晶圆组件，以及用于形成它们的工艺。在一个实施例中，晶圆组件包括：第一晶圆，其具有包括氧化物层的第一表面；第二晶圆，其具有第一表面和第二表面，第一表面包括接合到第一晶圆的氧化物层的氧化物层，并且其中第一晶圆和第二晶圆限定腔。半导体管芯被机械地和电气地连接到腔中的第一晶圆，并且具有第一表面的第三晶圆封装管芯，所述第一表面被接合到第二晶圆的第二表面。管芯可以通过凸块接合、线互连，超声波接合和/或氧化接合来连接。封装可包括气密密封。晶圆中的每个可以包括集成电路(IC)和一个或多个硅通孔(TSV)，以用于电气地连接晶圆和管芯之间的IC，并且连接到外部器件和晶圆。在另一个实施例中，可以在半导体管芯和晶圆中的一个或多个之间形成热界面。在另一个实施例中，第二(中间)晶圆和第三(盖)晶圆被凸块接合，以便限定提供与腔的热隔离得气隙。在另一实施例中，第二(中间)晶圆的第二表面和第三(盖)晶圆的第一表面各自包括氧化物层。第二晶圆和第三晶圆可以在它们相应的氧化物层处氧化接合在一起。在另一个实施例中，第一晶圆、第二晶圆和第三晶圆中的一个或多个可以具有从晶圆组件外部到腔的导管。导管和腔可以至少部分地填充有导热或其他功能材料。导管和腔可以被抽空和密封，提供真空封装以增强热隔离。在密封腔之前，可以抽空导管和腔并用液体或气体回填。在另一方面，制造半导体晶圆组件的方法，其将一个或管芯封装在刻蚀到氧化接合的半导体晶圆堆叠中的腔中。该方法通常包括以下步骤：将管芯定位在腔中，将管芯机械地和电气地安装到晶圆堆叠，并且通过以多种方式中的一种方式将盖晶圆接合到晶圆堆叠来将管芯封装在腔内。应用半导体处理步骤(例如，光刻、沉积、退火、化学和机械抛光、刻蚀等)来构造组件并且根据上述实施例连接(例如，凸块接合、线互连、超声波接合、氧化接合等)管芯。从以下详细描述中将更好地理解所公开实施例的其他目的和优点。附图说明下面参考附图讨论本公开的至少一个实施例的各方面。将理解的是，为了说明的简单和清楚，图中所示的元件不一定精确地或按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大，或者一个功能块或元件中可以包括若干物理部件。在认为适当的情况下，附图标记可以在图中重复以指示相应或类似的元件。出于清楚的目的，并非每个部件都可以在每个图中被标记。图出于说明和解释的目的被提供，且不旨在作为本专利技术的限制的定义。在图中：图1是根据示例性实施例的用于将一个或多个器件管芯封装在氧化接合的3D-IC晶圆堆叠中的三种替代方法的流程图；图2A-2F是3D-IC晶圆堆叠的未组装和部分组装的部件的示意性截面图示，并且图2G和图2H是根据某些实施例的3D-IC半导体晶圆组件的示意性截面图示；图3A-3C是3D-IC晶圆堆叠的部分组装的部件的示意性截面图示，并且图3D是根据某些实施例的3D-IC晶圆组件的示意性截面图示；以及图4A-4C是3D-IC晶圆堆叠的部分组装的部件的示意性截面图示，并且图4D是根据某些实施例的3D-IC晶圆组件的示意性截面图示。具体实施方式在以下详细描述中，阐述了许多具体细节以便提供对本公开的方面的透彻理解。本领域普通技术人员将理解的是，可以在不独立地实现这些具体细节中的一些的情况下实践这些。在其他情况下，可能没有详细描述众所周知的方法、过程、部件和结构，以免使实施例模糊。优选实施例的以下描述本质上仅是示例性的，并且决不旨在限制本公开、其应用或用途。此外，要理解的是，本文采用的措辞和术语仅用于描述的目的，并且不应视为限制。应当理解的是，为了清楚起见，某些特征在单独的实施例的上下文中描述，但是也可以在单个实施例中组合提供。相反，为简洁起见，各种特征在单个实施例的上下文中描述，但也可单独提供或以任何合适的子组合提供。除非明确地如此描述，否则本文使用的元件、动作或指令不应被解释为关键或必要的。如本文所使用的，冠词“一”和“一个”旨在包括一个或多个项目，并且可以与“一个或多个”互换使用。此外，除非另有明确说明，否则短语“基于”旨在意为“至少部分地基于”。将进一步理解的是，术语“包括”、“具有”、“包含”和“含有”以及这些术语的任何形式是开放式连接动词。结果，“包括”、“具有”、“包含”或“含有”一个或多个步骤或元件的方法或器件拥有那些一个或多个步骤或元件，但不限于仅拥有那些一个或多个步骤或元件。此外，所描述的以某种方式配置的器件或晶圆结构以至少该方式配置，但是也可以以未示出的方式配置。出于以下描述的目的，术语“上部”、“下部”、“顶部”、“底部”、“垂直”、“水平”、本文档来自技高网...

【技术保护点】
1.一种半导体晶圆组件，所述半导体晶圆组件包括：/n第一晶圆，其包括集成电路，并具有包括氧化物层的第一表面；/n第二晶圆，其具有第一表面和第二表面，所述第一表面包括接合到第一半导体晶圆的所述氧化物层的氧化物层，其中所述第一晶圆和所述第二晶圆限定腔；/n半导体管芯，其在所述腔内，所述半导体管芯被机械地和电气地连接到所述第一晶圆；以及/n第三晶圆，其包括集成电路，并且具有第一表面，所述第一表面被接合到所述第二晶圆的所述第二表面，从而将所述半导体管芯封装在所述腔内。/n

【技术特征摘要】
【国外来华专利技术】20170516 US 15/596,6631.一种半导体晶圆组件，所述半导体晶圆组件包括：
第一晶圆，其包括集成电路，并具有包括氧化物层的第一表面；
第二晶圆，其具有第一表面和第二表面，所述第一表面包括接合到第一半导体晶圆的所述氧化物层的氧化物层，其中所述第一晶圆和所述第二晶圆限定腔；
半导体管芯，其在所述腔内，所述半导体管芯被机械地和电气地连接到所述第一晶圆；以及
第三晶圆，其包括集成电路，并且具有第一表面，所述第一表面被接合到所述第二晶圆的所述第二表面，从而将所述半导体管芯封装在所述腔内。


2.根据权利要求1所述的半导体晶圆组件，其中，所述半导体管芯通过凸块接合、线互连、超声波接合和氧化接合中的至少一种被机械地和电气地连接到所述第一晶圆。


3.根据权利要求1所述的半导体晶圆组件，其中，所述腔被气密密封以封装所述半导体管芯。


4.根据权利要求1所述的半导体晶圆组件，其中，所述第三晶圆的集成电路靠近所述第三晶圆的所述第一表面并且被电气地连接到所述第一晶圆和所述第二晶圆。


5.根据权利要求1所述的半导体晶圆组件，其中，所述第一晶圆的集成电路靠近所述第一晶圆的所述第一表面，其被电气地连接到所述第二晶圆和所述第三晶圆。


6.根据权利要求1所述的半导体晶圆组件，其中，所述晶圆组件被配置为在所述晶圆组件被划片时产生一个或多个堆叠的集成电路，其各自包括一个或多个封装的半导体管芯。


7.根据权利要求1所述的半导体晶圆组件，还包括到所述半导体管芯的至少一个电气路径，其通过所述第一晶圆、所述第二晶圆和所述第三晶圆中的至少一个到达所述晶圆组件的外表面。


8.根据权利要求1所述的半导体晶圆组件，还包括所述半导体管芯与所述第一晶圆、所述第二晶圆和所述第三晶圆中的一个或多个之间的一个或多个热界面。


9.根据权利要求1所述的半导体晶圆组件，其中，所述第二晶圆和所述第三晶圆被凸块接合，以便限定提供与所述腔的热隔离的气隙。


10.根据权利要求1所述的半导体晶圆组件，其中，所述第一晶圆的所述集成电路靠近所述第一表面，并且所述第一晶圆包括通过所述第一晶圆到达所述集成电路的电气路径。


11.根据权利要求1所述的半导体晶圆组件，其中：
所述第二晶圆的第二表面和所述第三晶圆的第一表面各自包括氧化物层；并且
所述第二晶圆和所述第三晶圆在它们相应的氧化物层处氧化接合在一起。


12.根据权利要求...

【专利技术属性】
技术研发人员：约翰·J·德拉布，杰森·G·米尔恩，
申请(专利权)人：雷索恩公司，
类型：发明
国别省市：美国;US