一种记录数字逻辑设计工程工作状态的方法及系统技术方案

本发明专利技术公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域；利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。

A method and system for recording the working state of digital logic design engineering

The invention discloses a method and a system for recording the working state of a digital logic design engineering, relating to the technical field of digital logic design; using a recording circuit to mark the signals to be recorded in the design engineering with a specific mark in the digital logic design documents, using a recording module to read the digital logic design documents, retrieve the design engineering, find a specific mark, and according to the marked signals The attribute of the number rewrites the digital logic design file and the top-level file of the design project, instantiates the recording module and completes the declaration and connection of the input and output port signals of the recording module. After the design project starts the digital logic design work, the status of the marked signal is automatically recorded by the recording module, and the marked signal status is sent to the upper computer through FPGA for subsequent debugging.

【技术实现步骤摘要】
一种记录数字逻辑设计工程工作状态的方法及系统
本专利技术公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计

技术介绍
当前硅工艺不断发展，数字逻辑设计的规模越来越大，进行设计的功能验证越来越困难，设计的完备性很难保证。在对设计进行ASIC流片前，进行FPGA板上功能仿真是一种可以极大降低流片失败风险的有效措施。当前FPGA调试主要使用厂家提供的在线调试工具，工具的信号记录功能需要FPGA片上资源作为存储，存储的信号长度有限，用户往往难以寻找合适的触发点进行信号的捕捉，无法在较长时间跨度上观察信号之间的变化情况，给FPGA调试工作带来了较大困难。本专利技术提供一种记录数字逻辑设计工程工作状态的方法及系统，可以利用被标记信号的变化情况缓存并组UDP数据包发送给PC机，保存信号变化数据持续时间长，可以使用多种波形展示软件重复展示，极大的提高了数字逻辑设计的FPGA硬件调试工作效率。一个数字逻辑设计工程是由很多数字逻辑设计文件组成，数字逻辑设计文件一般使用硬件描述语言如verilog、vhdl等编写，每个数字逻本文档来自技高网...

【技术保护点】
1.一种记录数字逻辑设计工程工作状态的系统，其特征是包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，/n记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，/n设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。/n

【技术特征摘要】
1.一种记录数字逻辑设计工程工作状态的系统，其特征是包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，
记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。


2.根据权利要求1所述的系统，其特征是记录电路使用的特定标记包含标志字符、信号在设计工程中的实例化路径及时钟域。


3.根据权利要求1或2所述的系统，其特征是设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中使用特定标记标记所述的信号。


4.根据权利要求3所述的系统，其特征是记录模块改写数字逻辑设计文件时，被标记的信号不是设计工程的模块的输出端口信号，则注释所述信号的原声明并在所述设计工程的模块端口中添加所述信号的改写后声明。


5.根据权利要求4所述的系统，其特征是被标记的信号所在的数字逻辑设计文件的实例化不是设计工程的顶层模块，则根据被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到将被标记的信号输出到顶层模块的数字逻辑设计文件中并与记录模块的输入端口完成连接。

【专利技术属性】
技术研发人员：赵鑫鑫，李朋，秦刚，姜凯，
申请(专利权)人：山东浪潮人工智能研究院有限公司，
类型：发明
国别省市：山东;37