一种ULSIC时序收敛装置制造方法及图纸

本实用新型专利技术公开了一种ULSIC时序收敛装置，Top顶层与IP功能模块互联串行化，Top顶层与IP功能模块互联异步化，IP功能模块与IP功能模块异步化，克服现有技术中因ULSIC的电路规模太大，连线多，时序无法收敛的技术问题，减少连线，方便电路的布局布线，改善时序收敛，降低时钟树开销，进一步降低芯片面积和功耗。

A kind of ulsic timing convergence device

The utility model discloses a ulsic timing convergence device. The top layer is connected with the IP function module in a serial way, the top layer is connected with the IP function module in an asynchronous way, and the IP function module is connected with the IP function module in an asynchronous way. The utility model overcomes the technical problems in the prior art, such as the circuit scale of ulsic is too large, there are many connections, and the timing sequence cannot converge, reduces the connections, facilitates the layout and wiring of the circuit, and improves the timing collection Reduce the cost of clock tree, further reduce the chip area and power consumption.

【技术实现步骤摘要】
一种ULSIC时序收敛装置
本技术涉及集成电路
，尤其涉及一种ULSIC时序收敛装置。
技术介绍
从19世纪60年代后期，集成电路随着摩尔定律的准确预测发展了50多年，经历了小规模发展阶段(逻辑门10个以下或晶体管100个以下)、中规模(逻辑门11个至100个或晶体管101个至1k个)、大规模(逻辑门101个至1k个或晶体管1k个至10k个)、超大规模(逻辑门1k个至10k个或晶体管10k个至100k个)发展阶段，其规模增长和技术积累经历了长达半个世纪的高速发展，为推动半导体行业、计算机行业、通讯行业、消费电子行业、军工电子技术等等诸多与电子相关行业的发展做出了卓著的贡献。进入2010年以来，集成电路已经发展到了ULSIC特大规模集成电路(UltraLargeScaleIntegratedcircuits，逻辑门数107至109)阶段，摩尔定律从“每个18至24个月便会增加一倍”变成了“每三年翻一番”，增速降档，随着电子相关行业对IC的面积和功耗要求越来越高，尤其新型技术如云计算、人工智能、高性能CPU运算等领域对IC设计提出的超高性能和超低功耗要求，使得集成电路面临新的挑战，在ULSIC阶段因为电路规模太大，芯片内部经常遇到一个Top顶层与多个IP功能模块互联问题，由于多个IP功能模块分别在芯片内部的各个角落，而Top顶层只有一个，Top顶层与部分IP功能模块必然会出现走向长、路径远的问题，会造成时序无法收敛，在同步设计系统、连线多的情况下，问题尤其严重。
技术实现思路
本技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本技术的一个目的是提供一种ULSIC时序收敛装置，减少连线，改善时序收敛，降低芯片面积和功耗。本技术所采用的技术方案是：一种ULSIC时序收敛装置，其包括Top顶层和多个IP功能模块，所述Top顶层包括第一发送单元，所述第一发送单元用于将并行发送信号转换成串行发送信号并发送；所述IP功能模块包括第一接收单元，所述第一接收单元用于将所述串行发送信号转换成并行发送信号并接收；所述IP功能模块包括第二发送单元，所述第二发送单元用于将并行接收信号转换成串行接收信号并发送；所述Top顶层包括第二接收单元，所述第二接收单元用于将所述串行接收信号转换成并行接收信号并接收；所述Top顶层由第一时钟信号控制，所述IP功能模块由第二时钟信号控制，所述第一时钟信号的频率与所述第二时钟信号的频率相同，所述第一时钟信号的相位与所述第二时钟信号的相位不同，每两个所述IP功能模块的第二时钟信号互为异步。作为上述方案的进一步改进，所述第一发送单元具体包括：第一并串转换子单元，用于将并行发送信号转换成串行发送信号；第一降频子单元，用于对所述串行发送信号进行降频处理，使得所述串行发送信号的频率小于所述第一时钟信号的频率和所述第二时钟信号的频率；第一发送子单元，用于发送降频后的串行发送信号。作为上述方案的进一步改进，所述第二发送单元具体包括：第二并串转换子单元，用于将并行接收信号转换成串行接收信号；第二降频子单元，用于对所述串行接收信号进行降频处理，使得所述串行接收信号的频率小于所述第一时钟信号的频率和所述第二时钟信号的频率；第二发送子单元，用于发送降频后的串行接收信号。作为上述方案的进一步改进，所述IP功能模块还包括：第一同步处理单元，用于对所述串行发送信号进行同步处理，同步后串行发送信号的频率与所述第二时钟信号的频率相同。作为上述方案的进一步改进，所述Top顶层还包括：第二同步处理单元，用于对所述串行接收信号进行同步处理，同步后串行接收信号的频率与所述第一时钟信号的频率相同。作为上述方案的进一步改进，所述第一并串转换子单元具体用于根据分时复用的方式将并行发送信号转换成串行发送信号。作为上述方案的进一步改进，所述第二并串转换子单元具体用于根据分时复用的方式将并行接收信号转换成串行接收信号。本技术的有益效果是：本技术一种ULSIC时序收敛装置，Top顶层与IP功能模块互联串行化，Top顶层与IP功能模块互联异步化，IP功能模块与IP功能模块异步化，克服现有技术中因ULSIC的电路规模太大，连线多，时序无法收敛的技术问题，减少连线，方便电路的布局布线，改善时序收敛，降低时钟树开销，进一步降低芯片面积和功耗。附图说明图1是本技术ULSIC时序收敛装置的控制方法流程示意图；图2是本技术实施例一的ULSIC时序收敛装置模块框图；图3是本技术实施例一中第一同步处理单元电路示意图。具体实施方式需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。在ULSIC同步系统中，经常遇到一个Top顶层与多个IP功能模块的IC架构，Top顶层一般包含：SPI或I2C等通讯接口、命令包校验和解析、芯片的配置寄存器、时钟复位管理等电路，而IP功能模块一般指特定功能的算法模块，如AES、ECC、SHA256等算法模块，一般呈现出“Top顶层电路面积很小，IP功能模块的电路面积很大”的特点，Top顶层与IP功能模块的互联方式一般是SoC总线(如AHB)或直接寄存器相连，其信号线动辄百根以上。图1是本技术ULSIC时序收敛装置的时序收敛方法流程示意图，参照图1，ULSIC时序收敛装置包括Top顶层和多个IP功能模块，方法包括：第一发送步骤，Top顶层将并行发送信号转换成串行发送信号并发送；第一接收步骤，IP功能模块将串行发送信号转换成并行发送信号并接收；第二发送步骤，IP功能模块将并行接收信号转换成串行接收信号并发送；第二接收步骤，Top顶层将串行接收信号转换成并行接收信号并接收。其中，Top顶层由第一时钟信号控制，IP功能模块由第二时钟信号控制，第一时钟信号的频率与第二时钟信号的频率相同，第一时钟信号的相位与第二时钟信号的相位不同，每两个IP功能模块的第二时钟信号互为异步。本技术ULSIC时序收敛装置的时序收敛方法，Top顶层与IP功能模块互联串行化，减少连线，方便电路布局布线，缓解时序收敛问题，Top顶层与IP功能模块互联异步化，改善时序收敛问题，不同的IP功能模块异步化，降低时钟树开销，进一步降低芯片面积和功耗。本实施例中，串并转换的协议可以根据需要自定义。本实施例中，第一发送步骤具体包括：S101，Top顶层将并行发送信号转换成串行发送信号；S102，Top顶层对串行发送信号进行降频处理，使得串行发送信号的频率小于第一时钟信号的频率和第二时钟信号的频率；S103，Top顶层发送降频后的串行发送信号。具体的，Top顶层根据分时复用的方式将并行发送信号转换成串行发送信号。本实施例中，第二发送步骤具体包括：S301，IP功本文档来自技高网...

【技术保护点】
1.一种ULSIC时序收敛装置，包括Top顶层和多个IP功能模块，其特征在于，/n所述Top顶层包括第一发送单元，所述第一发送单元用于将并行发送信号转换成串行发送信号并发送；/n所述IP功能模块包括第一接收单元，所述第一接收单元用于将所述串行发送信号转换成并行发送信号并接收；/n所述IP功能模块包括第二发送单元，所述第二发送单元用于将并行接收信号转换成串行接收信号并发送；/n所述Top顶层包括第二接收单元，所述第二接收单元用于将所述串行接收信号转换成并行接收信号并接收；/n所述Top顶层由第一时钟信号控制，所述IP功能模块由第二时钟信号控制，所述第一时钟信号的频率与所述第二时钟信号的频率相同，所述第一时钟信号的相位与所述第二时钟信号的相位不同，每两个所述IP功能模块的第二时钟信号互为异步。/n

【技术特征摘要】
1.一种ULSIC时序收敛装置，包括Top顶层和多个IP功能模块，其特征在于，
所述Top顶层包括第一发送单元，所述第一发送单元用于将并行发送信号转换成串行发送信号并发送；
所述IP功能模块包括第一接收单元，所述第一接收单元用于将所述串行发送信号转换成并行发送信号并接收；
所述IP功能模块包括第二发送单元，所述第二发送单元用于将并行接收信号转换成串行接收信号并发送；
所述Top顶层包括第二接收单元，所述第二接收单元用于将所述串行接收信号转换成并行接收信号并接收；
所述Top顶层由第一时钟信号控制，所述IP功能模块由第二时钟信号控制，所述第一时钟信号的频率与所述第二时钟信号的频率相同，所述第一时钟信号的相位与所述第二时钟信号的相位不同，每两个所述IP功能模块的第二时钟信号互为异步。


2.根据权利要求1所述的一种ULSIC时序收敛装置，其特征在于，所述第一发送单元具体包括：
第一并串转换子单元，用于将并行发送信号转换成串行发送信号；
第一降频子单元，用于对所述串行发送信号进行降频处理，使得所述串行发送信号的频率小于所述第一时钟信号的频率和所述第二时钟信号的频率；
第一发送子单元，用于发送降频后的串行发送信号。


3.根据权利要...

【专利技术属性】
技术研发人员：周晓光，刘志赟，
申请(专利权)人：深圳市致宸信息科技有限公司，
类型：新型
国别省市：广东;44