A memory module that runs in a memory system with a memory controller. The memory module includes a command signal for receiving from the memory controller, an output module C / a signal and a data cache control signal. A module C / a signal is provided to a group of memory devices, each group including at least one memory device. However, a data cache control signal is provided to a plurality of cache circuits to control the data in the cache circuit, and each cache circuit corresponds to a corresponding group of memory devices. A plurality of cache circuits are distributed on a surface of the memory module, so that each data cache control signal reaches a plurality of cache circuits at different time points. The multiple cache circuits include a clock regeneration circuit to regenerate the clock signals received by the module control device and provide the regenerated clock signals to the corresponding group of memory devices.
【技术实现步骤摘要】
具有本地分别同步的内存模块本专利技术申请是国际申请日期为2014年7月28日、国际申请号为“PCT/US2014/048517”、国家申请号为“201480053599.3”、专利技术名称为“具有本地分别同步的内存模块”的专利技术专利申请的分案申请。其要求于2013年7月27日递交的美国临时专利申请号为61/859,215的优先权。本申请通过引用关系包含了该美国临时专利申请的全部内容。
本专利技术涉及内存模块
，特别涉及具有分布式数据缓存的内存模块。
技术介绍
随着近来信息技术的发展和广泛使用网络来存储和处理信息，在通过基于微电子的计算和通信方式的合并来对语音、图像、文字和数值方面的合并、处理、存储和分发上存在日益增多的需求。在典型的计算机或服务器系统中，内存模块用于存储数据或信息。内存模块通常包括了多个内存设备，例如动态随机存取存储器(dynamicrandomaccessmemorydevices，DRAM)或同步动态随机存储器(synchronousdynamicrandomaccessmemorydevices，SDRAM)，这些内存设备为单个或成组封装，和/或设置于印刷电路板(printedcircuitboard，PRB)上。处理器或内存控制器可通过内存总线访问内存模块。对于单内置内存模块(single-in-linememorymodule，SIMM)，该内存总线可以为32位宽的数据路径，对于双内置内存模块(dual-in-linememorymodule，DIMM)，该内存总线可以为64位宽的数据路径。内存模块的内存设备通常按照排来放...
【技术保护点】
1.一种内存模块，被配置为通过N x n比特宽度的内存总线与一内存控制器连接，所述内存总线包括一组控制信号线和N组n比特宽度的数据/选通信号线，其中，N和n为大于1的整数，包括：控制电路，用于通过所述控制信号线来接收来自所述内存控制器的输入地址/控制(C/A)信号和系统时钟(MCK)，所述控制电路还用于响应所述系统时钟和输入C/A信号而输出模块时钟信号(CK)、模块C/A信号和数据缓存控制信号；N个数据缓存，每个数据缓存被配置为接收来自模块控制电路的模块时钟信号和数据缓存控制信号，所述N个数据缓存中的每个数据缓存被配置为操作性地耦接到相应的一组n比特宽度的数据/选通信号线，所述每个数据缓存包括数据路径以及响应所述数据缓存控制信号来控制所述数据路径的逻辑，所述数据路径中的至少一个包括受所述逻辑控制的可编程延迟电路，所述每个数据缓存还被配置为响应所述模块时钟信号来产生相应的本地时钟信号，所述相应的本地时钟信号与所述模块时钟信号锁相并具有相对于所述模块时钟信号的相应可编程延迟；以及内存设备，包括对应于所述N个数据缓存中相应数据缓存的N组内存设备，所述N组内存设备中相应一组耦接到对应的数据缓存...
【技术特征摘要】
2013.07.27 US 61/859,2151.一种内存模块，被配置为通过Nxn比特宽度的内存总线与一内存控制器连接，所述内存总线包括一组控制信号线和N组n比特宽度的数据/选通信号线，其中，N和n为大于1的整数，包括：控制电路，用于通过所述控制信号线来接收来自所述内存控制器的输入地址/控制(C/A)信号和系统时钟(MCK)，所述控制电路还用于响应所述系统时钟和输入C/A信号而输出模块时钟信号(CK)、模块C/A信号和数据缓存控制信号；N个数据缓存，每个数据缓存被配置为接收来自模块控制电路的模块时钟信号和数据缓存控制信号，所述N个数据缓存中的每个数据缓存被配置为操作性地耦接到相应的一组n比特宽度的数据/选通信号线，所述每个数据缓存包括数据路径以及响应所述数据缓存控制信号来控制所述数据路径的逻辑，所述数据路径中的至少一个包括受所述逻辑控制的可编程延迟电路，所述每个数据缓存还被配置为响应所述模块时钟信号来产生相应的本地时钟信号，所述相应的本地时钟信号与所述模块时钟信号锁相并具有相对于所述模块时钟信号的相应可编程延迟；以及内存设备，包括对应于所述N个数据缓存中相应数据缓存的N组内存设备，所述N组内存设备中相应一组耦接到对应的数据缓存并被配置为接收来自所述控制电路的模块C/A信号和来自所述对应的数据缓存的相应的本地时钟信号，所述N组内存设备中的每一组还被配置为响应所述模块C/A信号和所述相应的本地时钟信号、通过所述对应的数据缓存中的数据路径来与所述内存控制器进行数据和数据选通信号的通信。2.根据权利要求1所述的内存模块，其中，所述控制电路、所述N个数据缓存和所述内存设备与同一块印刷电路板连接，所述印刷电路板包括沿着其一边布置的、用于连接到所述一组控制信号线中相应控制信号线和所述N组n比特宽度的数据/选通信号线中相应的数据/选通信号线的连接器，并且其中所述N个数据缓存沿着所述印刷电路...
【专利技术属性】
技术研发人员：李铉，雅耶斯·R·巴克塔，
申请(专利权)人：奈特力斯股份有限公司，
类型：发明
国别省市：美国,US
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