一种自适应抗单粒子翻转的异步复位和置位D触发器制造技术

本发明专利技术公开了一种自适应抗单粒子翻转的异步复位和置位D触发器，时钟信号输入电路分别与时钟信号输入端C、可控电阻‑电容滤波结构的主锁存器和可控电阻‑电容滤波结构的从锁存器连接；SEU监测电路分别与可控电阻‑电容滤波结构的主锁存器及可控电阻‑电容滤波结构的从锁存器连接；可控电阻‑电容滤波结构的主锁存器分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻‑电容滤波结构的从锁存器连接；可控电阻‑电容滤波结构的从锁存器分别与复位信号输入端R、置位信号输入端SN及输出电路连接；输出电路与第一输出端Q及第二输出端QN连接。

An Adaptive Asynchronous Reset and Set D Flip-flop with Single Event Flip-over Resistance

【技术实现步骤摘要】
一种自适应抗单粒子翻转的异步复位和置位D触发器
本专利技术属于D触发器
，具体涉及一种自适应抗单粒子翻转的异步复位和置位D触发器。
技术介绍
在宇宙空间环境中，集成电路很容易受到高能电离粒子辐射效应的影响。当高能粒子轰击器件内部敏感节点时，会引起逻辑电路输出从1到0或从0到1的翻转，电路功能紊乱，但器件本身并没有损坏，这称之为单粒子翻转(SEU)。在辐照环境下，数字电路如触发器、锁存器、RAM很容易发生SEU，因此需要进行抗单粒子翻转加固设计。触发器的加固设计目前采用三模冗余(TMR)技术，基于C单元的加固方法，双互锁存储单元(Dualinterlockedstoragecell，DICE)结构等，但以上电路可靠性的提高是以牺牲面积，功耗和速度为代价的。
技术实现思路
本专利技术所要解决的技术问题在于针对上述现有技术中的不足，提供一种自适应抗单粒子翻转的异步复位和置位D触发器，解决抗单粒子翻转的可复位和置位D触发器的可靠性和速度问题，可广泛应用于高可靠性、高速集成电路芯片中。本专利技术采用以下技术方案：一种自适应抗单粒子翻转的异步复位和置位D触发器，包括时钟信号输入电路、SEU监测电路、可控电阻-电容滤波结构的主锁存器，可控电阻-电容滤波结构的从锁存器和输出电路；D触发器有四个输入端和两个输出端，四个输入端分别为时钟信号输入端C、复位信号输入端R、置位信号输入端SN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；时钟信号输入电路分别与时钟信号输入端C、可控电阻-电容滤波结构的主锁存器和可控电阻-电容滤波结构的从锁存器连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；SEU监测电路分别与可控电阻-电容滤波结构的主锁存器及可控电阻-电容滤波结构的从锁存器连接；可控电阻-电容滤波结构的主锁存器分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻-电容滤波结构的从锁存器连接；可控电阻-电容滤波结构的从锁存器分别与复位信号输入端R、置位信号输入端SN及输出电路连接；输出电路与第一输出端Q及第二输出端QN连接。具体的，时钟信号输入电路有一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP；时钟信号输入电路包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；第一PMOS管、第二PMOS管的衬底接电源，第一NMOS管、第二NMOS管的衬底接地；第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及输出端CN；第一NMOS管的栅极Ng1连接所述时钟信号输入端C，源极Ns1接地；第二PMOS管的源极Ps2接电源，漏极Pd2分别连接第二NMOS管的漏极Nd2及输出端CP；第二NMOS管的源极Ns2接地。具体的，SEU监测电路监测D触发器内敏感节点输入端A1、B1、A2、B2，当监测到敏感节点A1和敏感节点B1在很皮秒级时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在皮秒级时间内逻辑状态相同时，异步复位置位D触发器发生SEU；当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，异步复位置位D触发器未发生SEU。进一步的，SEU监测电路有四个输入端和四个输出端，四个敏感节点输入端分别为A1，B1，A2和B2，四个输出端分别为S1，S1N，S2和S2N；SEU监测电路包括两个同或门和两个反相器组成；第一同或门的两个输入端分别连接输入端A1及B1，输出端分别连接第一反相器的输入端及输出端S1；第一反相器的输出端接输出端S1N；第二同或门的两个输入端分别连接输入端A2和B2，输出端分别连接第二反相器的输入端及输出端S2；第二反相器的输出端接输出端S2N。具体的，可控电阻-电容滤波结构的主锁存器包括第一主锁存器和第一MOS电容；当SEU监测电路监测到SEU时，第一MOS电容的开关S1N闭合，电阻R1上的开关S1断开，将RC滤波结构引入第一主锁存器中，可控电阻-电容滤波结构的主锁存器工作在辐射加固模式；当SEU监测电路未监测到SEU时，第一MOS电容的开关S1N断开，电阻R1上的开关S1闭合，第一主锁存器中无RC滤波结构，可控电阻-电容滤波结构的主锁存器工作在正常模式。进一步的，可控电阻-电容滤波结构的主锁存器包括九个输入和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路的输出端CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与复位信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与SEU监测电路的输出端S1连接，第九个输入端与SEU监测电路的输出端S1N连接；可控电阻-电容滤波结构的主锁存器3的三个输出端分别为A1、B1、D1；可控电阻-电容滤波结构的主锁存器3包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N；第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器；第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地；第三PMOS管的栅极Pg3连接所述数据信号输入端D，源极Ps3接电源，漏极Pd3连接所述第四PMOS管的源极Ps4；第四PMOS管的栅极Pg4连接时钟信号输入电路的输出端CP，漏极Pd4分别连接第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及SEU监测电路的输入端A1；第三NMOS管的栅极Ng3连接时钟信号输入电路的输出端CN，源极Ns3分别连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地；第五PMOS管的源极Ps5接电源，漏极Pd5分别连接第六PMOS管的漏极Pd6及第七PMOS管的源极Ps7；第六PMOS管的栅极Pg6连接置位信号输入端SN，源极Ps6接电源；第七PMOS管的栅极连接复位信号输入端R，漏极Pd7分别连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及SEU监测电路的输入端B本文档来自技高网...

【技术保护点】
1.一种自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，包括时钟信号输入电路(1)、SEU监测电路(2)、可控电阻‑电容滤波结构的主锁存器(3)，可控电阻‑电容滤波结构的从锁存器(4)和输出电路(5)；D触发器有四个输入端和两个输出端，四个输入端分别为时钟信号输入端C、复位信号输入端R、置位信号输入端SN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；时钟信号输入电路(1)分别与时钟信号输入端C、可控电阻‑电容滤波结构的主锁存器(3)和可控电阻‑电容滤波结构的从锁存器(4)连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；SEU监测电路(2)分别与可控电阻‑电容滤波结构的主锁存器(3)及可控电阻‑电容滤波结构的从锁存器(4)连接；可控电阻‑电容滤波结构的主锁存器(3)分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻‑电容滤波结构的从锁存器(4)连接；可控电阻‑电容滤波结构的从锁存器(4)分别与复位信号输入端R、置位信号输入端SN及输出电路(5)连接；输出电路(5)与第一输出端Q及第二输出端QN连接。

【技术特征摘要】
1.一种自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，包括时钟信号输入电路(1)、SEU监测电路(2)、可控电阻-电容滤波结构的主锁存器(3)，可控电阻-电容滤波结构的从锁存器(4)和输出电路(5)；D触发器有四个输入端和两个输出端，四个输入端分别为时钟信号输入端C、复位信号输入端R、置位信号输入端SN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；时钟信号输入电路(1)分别与时钟信号输入端C、可控电阻-电容滤波结构的主锁存器(3)和可控电阻-电容滤波结构的从锁存器(4)连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；SEU监测电路(2)分别与可控电阻-电容滤波结构的主锁存器(3)及可控电阻-电容滤波结构的从锁存器(4)连接；可控电阻-电容滤波结构的主锁存器(3)分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻-电容滤波结构的从锁存器(4)连接；可控电阻-电容滤波结构的从锁存器(4)分别与复位信号输入端R、置位信号输入端SN及输出电路(5)连接；输出电路(5)与第一输出端Q及第二输出端QN连接。2.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，时钟信号输入电路(1)有一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP；时钟信号输入电路(1)包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；第一PMOS管、第二PMOS管的衬底接电源，第一NMOS管、第二NMOS管的衬底接地；第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及输出端CN；第一NMOS管的栅极Ng1连接所述时钟信号输入端C，源极Ns1接地；第二PMOS管的源极Ps2接电源，漏极Pd2分别连接第二NMOS管的漏极Nd2及输出端CP；第二NMOS管的源极Ns2接地。3.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，SEU监测电路(2)监测D触发器内敏感节点输入端A1、B1、A2、B2，当监测到敏感节点A1和敏感节点B1在很皮秒级时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在皮秒级时间内逻辑状态相同时，异步复位置位D触发器发生SEU；当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，异步复位置位D触发器未发生SEU。4.根据权利要求3所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，SEU监测电路(2)有四个输入端和四个输出端，四个敏感节点输入端分别为A1，B1，A2和B2，四个输出端分别为S1，S1N，S2和S2N；SEU监测电路(2)包括两个同或门和两个反相器组成；第一同或门的两个输入端分别连接输入端A1及B1，输出端分别连接第一反相器的输入端及输出端S1；第一反相器的输出端接输出端S1N；第二同或门的两个输入端分别连接输入端A2和B2，输出端分别连接第二反相器的输入端及输出端S2；第二反相器的输出端接输出端S2N。5.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，可控电阻-电容滤波结构的主锁存器(3)包括第一主锁存器和第一MOS电容；当SEU监测电路(2)监测到SEU时，第一MOS电容的开关S1N闭合，将RC滤波结构引入第一主锁存器中，可控电阻-电容滤波结构的主锁存器(3)工作在辐射加固模式；当SEU监测电路(2)未监测到SEU时，第一MOS电容的开关S1N断开，第一主锁存器中无RC滤波结构，可控电阻-电容滤波结构的主锁存器(3)工作在正常模式。6.根据权利要求5所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，可控电阻-电容滤波结构的主锁存器(3)包括九个输入和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路(1)的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路(1)的输出端CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与复位信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与SEU监测电路(2)的输出端S1连接，第九个输入端与SEU监测电路(2)的输出端S1N连接；可控电阻-电容滤波结构的主锁存器3的三个输出端分别为A1、B1、D1；可控电阻-电容滤波结构的主锁存器3包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N；第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器；第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地；第三PMOS管的栅极Pg3连接所述数据信号输入端D，源极Ps3接电源，漏极Pd3连接所述第四PMOS管的源极Ps4；第四PMOS管的栅极Pg4连接时钟信号输入电路(1)的输出端CP，漏极Pd4分别连接第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及SEU监测电路(2)的输入端A1；第三NMOS管的栅极Ng3连接时钟信号输入电路(1)的输出端CN，源极Ns3分别连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地；第五PMOS管的源极Ps5接电源，漏极Pd5分别连接第六PMOS管的漏极Pd6及第七PMOS管的源极Ps7；第六PMOS管的栅极Pg6连接置位信号输入端SN，源极Ps6接电源；第七PMOS管的栅极连接复位信号输入端R，漏极Pd7分别连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及SEU监测电路(2)的输入端B1；第五NMOS管的栅极Ng5连接置位信号输入端SN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地；第七NMOS管的栅极Ng7连接复位信号输入端R，源极Ns7接地；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接时钟...

【专利技术属性】
技术研发人员：张曼，时光，郭仲杰，李婷，徐晚成，张先娆，吴龙胜，李海松，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61