输入/输出电路和具有该输入/输出电路的存储器装置制造方法及图纸

输入/输出电路和具有该输入/输出电路的存储器装置。一种输入/输出电路包括：数据缓冲器组，其被配置为缓冲经由数据线接收的数据；数据选通缓冲器，其被配置为缓冲数据选通信号，以输出经缓冲的数据选通时钟；数字控制延迟线，其被配置为通过根据延迟代码控制经缓冲的数据的偏斜而输出延迟数据；数据选通时钟输出电路，其被配置为响应于经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，其被配置为根据延迟数据选通时钟而对延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，其被配置为根据经采样的数据而更新延迟代码。

Input/Output Circuit and Memory Device with the Input/Output Circuit

【技术实现步骤摘要】
输入/输出电路和具有该输入/输出电路的存储器装置
本专利技术的各种实施方式涉及一种输入/输出电路。具体地，这些实施方式涉及一种能够减少读取操作时间的输入/输出电路。
技术介绍
存储器系统可以包括存储装置和存储器控制器。存储装置可以包括多个存储器装置。多个存储器装置可以存储数据或者输出所存储的数据。例如，这些存储器装置可以包括在供电中断时丢失存储的数据的易失性存储器装置，或者即便在供电中断时也保留存储的数据的非易失性存储器装置。存储器控制器可以控制主机和存储装置之间的数据通信。主机可以通过利用诸如快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的接口协议来与存储器装置通信。然而，为主机和存储器系统之间的数据通信的目的而提供的接口协议可以不限于上述示例，并且可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电子设备(IDE)之类的各种接口协议。
技术实现思路
各种实施方式涉及一种能够提高输入/输出数据的可靠性的输入/输出电路。根据一实施方式，一种输入/输出电路包括：数据缓冲器组，其被配置为对通过数据线接收的数据进行缓冲；数据选通缓冲器，其被配置为缓冲数据选通信号，以输出经缓冲的数据选通时钟；数字控制延迟线，其被配置为通过根据延迟代码控制经缓冲的数据的偏斜而输出延迟数据；数据选通时钟输出电路，其被配置为响应于经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，其被配置为根据延迟数据选通时钟而对延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，其被配置为根据经采样的数据来更新延迟代码。根据一实施方式，一种输入/输出电路包括：数据路径，其被配置为传输数据；数据选通路径，其被配置为传输数据选通信号；以及去偏斜电路，其被配置为通过反馈经由所述数据路径输出的上升数据和下降数据并且通过控制所述数据路径和所述数据选通路径的延迟时间来减小通过所述数据路径而输出的所述上升数据和所述下降数据之间的偏斜。根据一实施方式，一种输入/输出电路包括：数据路径，其被配置为根据参考选通时钟从输入数据中生成上升数据和下降数据，并且将上升数据和下降数据提供至包括在存储器装置中的存储器核心；数据选通路径，其被配置为从输入数据选通信号中生成参考选通时钟；以及去偏斜电路，其被配置为通过参考从数据路径提供的上升数据和下降数据而控制在数据路径和数据选通路径中的延迟来减小上升数据和下降数据之间的偏斜。附图说明图1是例示根据实施方式的存储器系统的图；图2是例示图1所示的存储器装置的图；图3是例示图2的输入/输出电路的示意图；图4是例示图3的输入/输出电路的详细图示；图5是例示图4的检测电路的详细图示；图6是例示图4的代码发生器的详细图示；图7是例示图4的锁定控制器的详细图示；图8是例示输出锁定信号的情形的图；图9是例示本专利技术的效果的图；图10是描述根据实施方式的操作存储器装置的方法的流程图；图11是例示包括图2所示的存储器装置的存储器系统的另一实施方式的图；图12是例示包括图2所示的存储器装置的存储器系统的实施方式的图；图13是例示包括图2所示的存储器装置的存储器系统的实施方式的图；以及图14是例示包括图2所示的存储器装置的存储器系统的实施方式的图。具体实施方式现在将参考附图而在下文中对本专利技术的各个示例性实施方式进行更具体的描述。然而，这些实施方式可以实施为不同的形式，并且不应被解释为限于在本文中所阐述的实施方式。相反，提供这些实施方式是为了使本公开将是透彻的和完整的，并且将向本领域技术人员完全传达示例实施方式的范围。应当注意，对于“一实施方式”的引用并不必然意指仅一个实施方式，并且对于“一实施方式”的不同引用也不必然指代相同的实施方式。将理解，当一元件被称作“联接”或“连接”至某个元件时，它可以直接地联接或连接至该某个元件，或者可以间接地联接或连接至该某个元件，其中在二者之间存在中间元件。在本说明书中，当一元件被称作“包括”或“包含”一组件时，它并不排除其它组件，而是还可以包括其它组件，除非在上下文中特别指出了相反的描述。本文所使用的术语仅用于描述特定实施方式的目的，并且不旨在限制本专利技术。当在本文中使用时，单数形式可以包括复数形式，并且反之亦然，除非上下文另有清楚的指示。在下文中，将参考附图对本公开的示例性实施方式进行具体描述，以便本领域技术人员能够容易地实施本公开的技术精神。然而，将取消与公知的功能或配置有关的具体描述，以免不必要地模糊本专利技术的主题。在附图中，贯穿全文，相似的附图标记指代相似的元件。图1是例示根据一实施方式的存储器系统1000的图。参考图1，存储器系统1000可以包括存储装置1100和在存储装置1100和主机2000之间通信的存储器控制器1200。存储装置1100可以包括多个存储器装置100。例如，存储器装置100中的每个可以包括在供电中断时丢失存储的数据的易失性存储器装置或者即便在供电中断时也保留存储的数据的非易失性存储器装置。图1例示了由非易失性存储器装置构成的存储器装置100的实施方式。例如，非易失性存储器装置可以是闪存装置。存储器装置100可以联接至多个通道CH1至CHk。例如，多个存储器装置100可以联接至第一通道Ch1至第k通道Chk中的每个通道。存储器控制器1200可以包括控制处理器200、内部存储器210、存储器接口220、缓冲存储器230和主机接口240。控制处理器200可以执行各种操作来控制存储装置1100，或者可以生成命令或地址。例如，控制处理器200可以生成用于状态检查操作的状态检查命令以检查存储装置1100的状态，并且可以根据检查结果而生成用于控制存储装置1100的命令。内部存储器210可以针对存储器控制器1200的操作而存储各种类型的信息。例如，内部存储器210可以包括逻辑地址和物理地址映射表。根据地址映射表，当逻辑地址被输入至内部存储器210时，可以输出与所输入的逻辑地址对应的物理地址。另外，当物理地址被输入至内部存储器210时，可以输出与所输入的物理地址对应的逻辑地址。例如，逻辑地址可以从主机2000输入至内部存储器210，而物理地址可以从存储装置1100输入至内部存储器210。内部存储器210可以包括随机存取存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)、缓存和紧耦合存储器(TCM)中的至少一个。存储器接口220可以在存储器控制器1200和存储装置1100之间交换命令、地址和数据。例如，通过第一通道CH1至第k通道CHk，存储器接口220可以将命令、地址和数据传输至存储器装置100，并且可以从存储器装置100接收数据。命令可以是内部命令，或者地址可以是逻辑地址。缓冲存储器230可以在存储器系统1000的操作期间临时地存储数据。例如，在编程操作期间，缓冲存储器230可以临时地存储原始编程数据，直到所选择的存储器装置100的编程操作通过为止。缓冲存储器230可以由SRAM或DRAM构成。主机接口240可以在存储器控制器1200和主机2000之间交换命令、地址和数据。例如，主机接口240可以从主机2000接收命令、地址和数据，并且主机2000可以传输数据本文档来自技高网...

【技术保护点】
1.一种输入/输出电路，所述输入/输出电路包括：数据缓冲器组，所述数据缓冲器组被配置为缓冲通过数据线接收的数据；数据选通缓冲器，所述数据选通缓冲器被配置为对数据选通信号进行缓冲，以输出经缓冲的数据选通时钟；数字控制延迟线，所述数字控制延迟线被配置为通过根据延迟代码控制经缓冲的数据的偏斜来输出延迟数据；数据选通时钟输出电路，所述数据选通时钟输出电路被配置为响应于所述经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，所述采样器被配置为根据所述延迟数据选通时钟而对所述延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，所述去偏斜电路被配置为根据所述经采样的数据而更新所述延迟代码。

【技术特征摘要】
2018.03.14 KR 10-2018-00297511.一种输入/输出电路，所述输入/输出电路包括：数据缓冲器组，所述数据缓冲器组被配置为缓冲通过数据线接收的数据；数据选通缓冲器，所述数据选通缓冲器被配置为对数据选通信号进行缓冲，以输出经缓冲的数据选通时钟；数字控制延迟线，所述数字控制延迟线被配置为通过根据延迟代码控制经缓冲的数据的偏斜来输出延迟数据；数据选通时钟输出电路，所述数据选通时钟输出电路被配置为响应于所述经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，所述采样器被配置为根据所述延迟数据选通时钟而对所述延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，所述去偏斜电路被配置为根据所述经采样的数据而更新所述延迟代码。2.根据权利要求1所述的输入/输出电路，其中，所述数据缓冲器组包括多个比较器，所述多个比较器被配置为对通过所述数据线接收的数据进行缓冲。3.根据权利要求2所述的输入/输出电路，其中，所述多个比较器中的每个比较器通过每个比较器的负端子共同地接收基准电压，通过每个比较器的正端子接收所述数据，并且通过对所述基准电压的电平和所述数据的电平进行比较而输出所述经缓冲的数据。4.根据权利要求1所述的输入/输出电路，其中，所述数据选通缓冲器包括比较器，所述比较器被配置为在所述比较器的负端子接收数据选通时钟，且在所述比较器的正端子接收所述数据选通信号，并且其中，所述比较器响应于所述数据选通时钟和所述数据选通信号而输出所述经缓冲的数据选通时钟。5.根据权利要求1所述的输入/输出电路，其中，所述数字控制延迟线根据所述延迟代码控制所述经缓冲的数据的相位以输出所述延迟数据。6.根据权利要求1所述的输入/输出电路，其中，所述采样器包括多个延迟触发器，所述多个延迟触发器被配置为根据所述延迟数据选通时钟对所述延迟数据进行采样以输出上升数据和下降数据作为所述经采样的数据。7.根据权利要求1所述的输入/输出电路，其中，所述去偏斜电路包括：时钟发生器，所述时钟发生器被配置为生成用于驱动所述数字控制延迟线的数据复制时钟以及用于驱动所述数据选通时钟输出电路的数据选通复制时钟；检测电路，所述检测电路被配置为根据所述经采样的数据来输出用于向上或向下更新所述延迟代码的代码控制信号，或者通过确定所述经采样的数据的有效性来输出有效信号或模糊状态信号；以及偏斜控制器，所述偏斜控制器被配置为响应于所述有效信号和所述代码控制信号而更新所述延迟代码，并且响应于所述模糊状态信号而输出锁定信号。8.根据权利要求7所述的输入/输出电路，其中，所述时钟发生器包括：振荡器，所述振荡器被配置为生成数据选通时钟，并且响应于所述锁定信号而停止生成所述数据选通时钟；第一时钟缓冲器，所述第一时钟缓冲器被配置为根据基准电压和所述数据选通时钟而输出所述数据复制时钟；以及第二时钟缓冲器，所述第二时钟缓冲器被配置为根据所述数据选通时钟和数据选通反转时钟来输出所述数据选通复制时钟。9.根据权利要求8所述的输入/输出电路，其中，所述数据复制时钟用于驱动所述数字控制延迟线，并且所述数据选通复制时钟用于驱动所述数据选通时钟输出电路。10.根据权利要求7所述的输入/输出电路，其中，所述时钟发生器包括：振荡器，所述振荡器被配置为生成数据选通时钟和公共时钟；第一比较器，所述第一比较器被配置为对所述数据选通时钟和基准电压进行比较以输出所述数据复制时钟；以及第二比较器，所述第二比较器被配置为对所述数据选通时钟和数据选通反转时钟...

【专利技术属性】
技术研发人员：金东铉，权大汉，孙琯琇，姜舜求，辛政玄，李斗馥，郑尧韩，崔恩志，黄泰镇，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR