具有双厚度势垒层的高电子迁移率晶体管制造技术

一种形成半导体器件的方法包括提供异质结半导体本体。异质结半导体本体包括第一III‑V型半导体层和形成在第一III‑V型半导体层之上的第二III‑V型半导体层。第二III‑V型半导体层具有与第一III‑V型半导体层不同的带隙，使得第一二维电荷载流子气形成在第一与第二III‑V型半导体层之间的界面处。第二III‑V型半导体层具有较厚区段和较薄区段。第一输入‑输出电极形成在较厚区段上。栅极结构和第二输入‑输出形成在较薄区段上。栅极结构与第二III‑V型半导体层的较厚与较薄区段之间的过渡横向间隔开。

High Electron Mobility Transistor with Double Thickness Barrier Layer

【技术实现步骤摘要】
具有双厚度势垒层的高电子迁移率晶体管
技术介绍
半导体晶体管（特别是场效应受控开关器件），诸如在下文中还被称为MOSFET（金属氧化物半导体场效应晶体管）的MISFET（金属绝缘体半导体场效应晶体管）以及还称为异质结构FET（HFET）和调制掺杂FET（MODFET）的HEMT（高电子迁移率场效应晶体管）在多种应用中被使用。HEMT是其中结在具有不同带隙的两种材料（诸如GaN和AlGaN）之间的晶体管。在基于GaN/AlGaN的HEMT中，二维电子气（2DEG）出现在AlGaN势垒层与GaN沟道层之间的界面附近。在HEMT中，2DEG形成器件的沟道。类似的原理可以用来将形成二维空穴气（2DHG）的沟道和势垒层选择为器件的沟道。2DEG或2DHG一般被称为二维载流子气。在没有另外的措施的情况下，异质结配置导致自导通（即常开（normally-on））的晶体管。必须采取措施来防止HEMT的沟道区在没有正栅极电压的情况下处于导通状态。由于异质结配置中的二维载流子气的高电子迁移率，相比于许多常规的半导体晶体管设计，HEMT提供高导通和低损耗。这些有利的导通特性使得HEMT在包括但不限于用作电源和功本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，所述方法包括：提供异质结半导体本体，所述异质结半导体本体包括第一III‑V型半导体层和形成在第一III‑V型半导体层之上的第二III‑V型半导体层，第二III‑V型半导体层具有与第一III‑V型半导体层不同的带隙，使得第一二维电荷载流子气形成在第一与第二III‑V型半导体层之间的界面处，其中异质结半导体本体被提供成使得第二III‑V型半导体层包括较厚区段和较薄区段，在第二III‑V型半导体层的较厚区段上形成第一输入‑输出电极，第一输入‑输出电极与第一二维电荷载流子气欧姆接触；在第二III‑V型半导体层的较薄区段上形成第二输入‑输出电极，第二输入‑输出电极与第一二维...

【技术特征摘要】
2018.03.06 US 15/9130681.一种形成半导体器件的方法，所述方法包括：提供异质结半导体本体，所述异质结半导体本体包括第一III-V型半导体层和形成在第一III-V型半导体层之上的第二III-V型半导体层，第二III-V型半导体层具有与第一III-V型半导体层不同的带隙，使得第一二维电荷载流子气形成在第一与第二III-V型半导体层之间的界面处，其中异质结半导体本体被提供成使得第二III-V型半导体层包括较厚区段和较薄区段，在第二III-V型半导体层的较厚区段上形成第一输入-输出电极，第一输入-输出电极与第一二维电荷载流子气欧姆接触；在第二III-V型半导体层的较薄区段上形成第二输入-输出电极，第二输入-输出电极与第一二维电荷载流子气欧姆接触；以及在第二III-V型半导体层的较薄区段上形成栅极结构，栅极结构配置成控制第一与第二输入-输出电极之间的导电连接，其中栅极结构与第二III-V型半导体层的较厚与较薄区段之间的过渡横向间隔开。2.权利要求1所述的方法，其中第二III-V型半导体层的较薄区段包括沿单个平面延伸并且到达过渡的第一平面上表面，第一平面上表面与面向第一III-V型半导体层的第二III-V型半导体层的下表面相对，并且其中栅极结构和第二输入-输出电极形成在第一平面上表面上。3.权利要求2所述的方法，其中形成栅极结构包括：在第一平面上表面上形成第一经掺杂的III-V型半导体区；以及在第一经掺杂的III-V型半导体区上形成导电栅极电极，并且其中第一经掺杂的III-V型半导体区的完整下侧面向第一平面上表面并且与其共面，并且其中第一经掺杂的III-V半导体区配置成局部耗尽第一二维电荷载流子气使得半导体器件是常断的。4.权利要求3所述的方法，还包括在形成栅极结构之后在异质结半导体本体上形成第一电绝缘的钝化层，其中第一钝化层在较薄区段、较厚区段和较厚与较薄区段之间的过渡中直接符合第二III-V型半导体层的上表面。5.权利要求4所述的方法，还包括：在第二III-V型半导体层的较厚区段上形成漏极偏置结构，所述漏极偏置结构包括第二III-V型半导体层的上表面上的第二经掺杂的III-V型半导体区，以及第二经掺杂的III-V型半导体区与第一输入-输出电极之间的电连接，其中漏极偏置结构和栅极结构两者通过公共光刻工艺形成，所述公共光刻工艺包括：在较薄区段、较厚区段和过渡之上在第二III-V型半导体层的上表面上沉积经掺杂的III-V型半导体材料层；在较薄区段、较厚区段和过渡之上在经掺杂的III-V型半导体材料层上沉积第一导电层；以及结构化经掺杂的III-V型半导体材料层和导电层，从而形成栅极结构和第二经掺杂的III-V型半导体区，其中第二导电区在第二经掺杂的III-V型半导体区的顶部上。6.权利要求5所述的方法，其中第一电绝缘的钝化层被形成为覆盖第二经掺杂的III-V型半导体区和第二导电区，所述方法还包括：在第一电绝缘的钝化层中蚀刻暴露第二导电区的开口；在异质结构半导体本体中蚀刻邻近于第二经掺杂的III-V型半导体区的沟槽；在经暴露的第二导电区上和在沟槽中沉积导电材料，从而形成第一输入-输出电极和第二经掺杂的III-V型半导体区与第一输入-输出电极之间的电连接。7.权利要求5所述的方法，其中第一电绝缘的钝化层被形成为覆盖第二经掺杂的III-V型半导体区和第二导电区，所述方法还包括：在第一电绝缘的钝化层中蚀刻暴露第二导电区的开口；移除经暴露的第二导电区以便暴露第二经掺杂的III-V型半导体区；沉积覆盖第一电绝缘的钝化层和第二经掺杂的III-V型半导体区的第二电绝缘的钝化层；在第二电绝缘的钝化层中蚀刻暴露第二经掺杂的III-V型半导体区的开口；在异质结构半导体本体中蚀刻邻近于第二经掺杂的III-V型半导体区的沟槽；在经暴露的第二经掺杂的III-V型半导体区上和在沟槽中沉积导电材料，从而形成第一输入-输出电极和第二经掺杂的III-V型半导体区与第一输入-输出电极之间的电连接。8.权利要求3所述的方法，其中异质结半导体本体还包括设置在第一二维电荷载流子气下方的第二二维电荷载流子气，第二二维电荷载流子气具有与第一二维电荷载流子气相反的多数载流子类型，并且其中所述方法还包括：在异质结半导体本体中形成与第二二维电荷载流子气对接并且电连接到第二输入-输出电极的深接触结构。9.权利要求8所述的方法，其中形成深接触结构包括：在异质结半导体本体中形成从第二III-V型半导体层的上表面延伸到第二二维电荷载流子气的沟槽；利用与第二二维电荷载流子气...

【专利技术属性】
技术研发人员：G库拉托拉，O赫贝伦，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利,AT