具有深载流子气接触结构的高电子迁移率晶体管制造技术

一种形成半导体器件的方法，其包括提供异质结半导体本体。该异质结半导体本体包括III‑V型半导体背势垒区，形成在该背势垒区上的III‑V型半导体沟道层，以及形成在该背势垒区上的III‑V型半导体势垒层。第一二维载流子气位于沟道与势垒层之间的界面处。第二二维载流子气被布置在第一二维载流子气下方。形成在异质结半导体本体中的深接触结构，该深接触结构延伸穿过沟道层并且与第二二维载流子气形成界面。第一半导体区包括第一接触材料，该第一接触材料在与第二二维载流子气的界面处为第二二维载流子气的多数载子提供导电路径。

High Electron Mobility Transistor with Deep Carrier Gas Contact Structure

【技术实现步骤摘要】
具有深载流子气接触结构的高电子迁移率晶体管
技术介绍
在各种各样的应用中使用半导体晶体管，尤其是场效应控制的开关器件，诸如MISFET（金属绝缘体半导体场效应晶体管），以下也被称为MOSFET（金属氧化物半导体场效应晶体管）和HEMT（高电子迁移率场效应晶体管）（也被认为是异质结构FET（HFET）和调制掺杂FET（MODFET））。HEMT是在具有不同带隙的两种材料（诸如GaN和AlGaN）之间具有结的晶体管。在基于GaN/AlGaN的HEMT中，在AlGaN势垒层（barrierlayer）与GaN沟道层之间的界面处出现二维电子气（2DEG）。在HEMT中，2DEG形成器件的沟道。可以利用类似的原理来选择沟道和势垒层，其形成作为器件的沟道的二维空穴气（2DHG）。2DEG或2DHG通常被称为二维载流子气。在没有进一步措施的情况下，异质结配置导致自传导（即，常开型）晶体管。必须采取措施来防止HEMT的沟道区在缺乏正栅极电压的情况下处于导电状态。由于异质结配置中的二维载流子气的高电子迁移率，HEMT与很多常规的半导体晶体管设计相比提供了高传导和低损耗。例如，这些有利的传导特性使得HEMT在本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，所述方法包括：提供异质结半导体本体，所述异质结半导体本体包括：III‑V型半导体背势垒区；III‑V型半导体沟道层，其形成在所述背势垒区上并且具有与所述背势垒区不同的带隙；III‑V型半导体势垒层，其形成在所述沟道层上并且具有与所述沟道层不同的带隙；第一二维载流子气，其形成在沟道与势垒层之间的界面处；以及第二二维载流子气，其被布置在所述第一二维载流子气下方；在所述异质结半导体本体中形成深接触结构，所述深接触结构延伸穿过所述沟道层，并且与所述第二二维载流子气形成界面，其中所述深接触结构包括第一接触材料，所述第一接触材料在与所述第二二维载流子气的界面处为所述第二二维载...

【技术特征摘要】
2018.03.06 US 15/9132841.一种形成半导体器件的方法，所述方法包括：提供异质结半导体本体，所述异质结半导体本体包括：III-V型半导体背势垒区；III-V型半导体沟道层，其形成在所述背势垒区上并且具有与所述背势垒区不同的带隙；III-V型半导体势垒层，其形成在所述沟道层上并且具有与所述沟道层不同的带隙；第一二维载流子气，其形成在沟道与势垒层之间的界面处；以及第二二维载流子气，其被布置在所述第一二维载流子气下方；在所述异质结半导体本体中形成深接触结构，所述深接触结构延伸穿过所述沟道层，并且与所述第二二维载流子气形成界面，其中所述深接触结构包括第一接触材料，所述第一接触材料在与所述第二二维载流子气的界面处为所述第二二维载流子气的多数载子提供导电路径。2.根据权利要求1所述的方法，进一步包括：在所述异质结半导体本体上形成第一和第二导电输入-输出电极，所述第一和第二输入-输出电极均与所述第一二维载流子气欧姆接触；以及在所述异质结半导体本体上形成栅极结构，所述栅极结构被配置成控制所述第一和第二输入-输出电极之间的导电连接，其中，所述深接触结构的第一接触材料直接电连接到第二输入-输出电极。3.根据权利要求2所述的方法，其中所述栅极结构包括：形成在所述势垒层的上表面上的第二半导体区，和形成在所述第二半导体区上的导电栅电极，其中所述第二半导体区被配置成局部耗尽所述第一二维载流子气，使得所述半导体器件常关。4.根据权利要求3所述的方法，其中所述背势垒区和所述势垒层均包括氮化铝镓，其中所述沟道层包括氮化镓，其中所述第一二维载流子气为二维电子气，其中所述第二二维载流子气为二维空穴气，并且其中所述第一接触材料是p型氮化镓。5.根据权利要求3所述的方法，其中所述深接触结构的第一接触材料包括导电金属。6.根据权利要求3所述的方法，其中所述深接触结构的第一接触材料包括掺杂的第一半导体材料。7.根据权利要求6所述的方法，其中所述深接触结构的第一接触材料和所述第二半导体区由第一层第一半导体材料一起形成，所述第一层第一半导体材料沉积在所述异质结半导体本体上并且随后在共同光刻步骤中被图案化。8.根据权利要求7所述的方法，进一步包括形成漏极偏置结构，所述漏极偏置结构包括：第三半导体区，其被布置在所述栅极结构与所述第一输入-输出电极之间的势垒层的上表面上；和在所述第三半导体区与所述第一输入-输出电极之间的导电连接，其中所述第三半导体区由所述第一层第一半导体材料与所述深接触结构的第一接触材料和所述第二半导体区一起形成，所述第一层第一半导体材料外延生长在所述异质结半导体本体上并且随后在共同光刻步骤中被图案化。9.根据权利要求1所述的方法，其中所述III-V型半导体背势垒区包括：第一背势垒区和第二背势垒区，所述第一背势垒区直接形成在所述III-V型半导体沟道层的下面，所述第二背势垒区形成在所述第一背势垒区的下面，其中第三二维载流子气形成在第一与第二背势垒区之间的界面附近，并且其中所述深接触结构与所述第三二维载流子气形成界面。10.根据权利要求1所述的方法，其中所述势垒层包括：较厚部分和较薄部分，其中所述栅极结构形成在所述较薄部分上，其中所述第一输入-输出电极形成在所述较厚部分上，并且其中所述栅极结构与较厚和较薄部分之间的过渡横向间隔开。11.一种半导体器件，其包括：异质结半导体本体，所述异质结半导体本体包括：III-V型半导体背势垒区；III-V型半导体沟道层，其形成在所述背势垒区上并且具有与所述背势垒区不同的带隙；III-V型半导体势垒层，其形成在所述沟道层上并且具有与所述沟道层不同的带...

【专利技术属性】
技术研发人员：G库拉托拉，O赫伯伦，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利,AT