一种高线性度延迟链制造技术

一种高线性度延迟链，包括校准模块、延迟链模块和第一多路复用器，延迟链模块包括2

A High Linearity Delay Chain

【技术实现步骤摘要】
一种高线性度延迟链
本专利技术属于电力电子
，具体涉及一种具有高线性度的延迟链。
技术介绍
随着现代工艺进入纳米级，且电路的集成度越来越高，电路的频率也越来越快，因此对时序的优化显得越来越重要，延迟链结构是一种典型的时序结构，应用延迟链结构的数字电路越来越多，对延迟链结构精度和线性度的要求也越来越高。延迟链结构的应用范围广泛，在锁相环、数字脉宽调制器、FPGA、DC-DC变化器等多种不同结构中都有应用。传统延迟链结构中，单个延迟单元仅能实现两种延迟路径，线性度不高，对延迟链电路进行优化，将会对整个行业多个应用领域带来显著改变。
技术实现思路
针对上述传统延迟链存在的线性度不高的问题，本专利技术提出一种延迟链，将多路复用器引入单个延迟单元内部，使得延迟单元能实现多种延迟，同时利用同样的校准码控制每个延迟单元，使得每个延迟单元的延迟时间相同，实现输出具有高线性度的延迟信号。本专利技术的技术方案为：一种高线性度延迟链，包括校准模块、延迟链模块和第一多路复用器，所述延迟链模块包括2n-1个级联的延迟单元，n为正整数，每个所述延迟单元的输入端连接前一个延迟单元的输出端，其中级联的第一个所述延迟单元的输入端作为所述延迟链模块的输入端；所述校准模块的时钟端连接时钟信号，其校准端连接所述延迟链模块中级联的最后一个延迟单元的输出端；所述第一多路复用器的输入端连接所述延迟链模块的输入端和所述2n-1个的延迟单元的输出端，其选择端连接n位的选择信号，其输出端作为所述延迟链的输出端；所述校准模块用于产生m位的校准码，并在所述时钟信号上升沿到来时根据其校准端输入信号将所述校准码加一或减一，m为正整数；所述校准模块还用于在所述时钟信号上升沿到来时产生一个脉冲信号送至所述延迟链模块的输入端；所述延迟单元包括2m个延迟时间不同的延迟路径和一个第二多路复用器，每个所述延迟路径的输入端连接所述延迟单元的输入端，每个所述延迟路径的输出端连接所述第二多路复用器的输入端；所述第二多路复用器的选择端连接所述m位的校准码，其输出端作为所述延迟单元的输出端。具体的，所述延迟单元中第i个所述延迟路径包括i个级联的缓冲器，其中i∈[1,2m]。具体的，所述校准模块还包括使能端和复位端，所述校准模块的使能端连接使能信号，其复位端连接复位信号。本专利技术的有益效果为：本专利技术将多路复用器应用到单个延迟单元内部，使得单个延迟单元不需要进行译码且可实现更多延迟路径的选择；延时时间被均匀分割，实现了延迟链的线性化，提高了延迟链的输出精度。附图说明图1是本专利技术提出的一种高线性度延迟链的整体结构示意图。图2是本专利技术提出的一种高线性度延迟链中单个延迟单元的结构示意图。图3是本专利技术提出的一种高线性度延迟链的时序图。具体实施方式下面结合附图和具体实施例，详细描述本专利技术的技术方案。本专利技术提出的高线性度延迟链较传统的延迟链结构具有更高的线性度，其结构如图1所示，包括校准模块、延迟链模块和第一多路复用器。延迟链模块包括2n-1个延迟单元级联，每个延迟单元的结构如图2所示，包括2m个延迟时间不同的延迟路径t1-t2m和一个第二多路复用器，每个延迟路径的输入端连接延迟单元的输入端a，每个延迟路径的输出端连接第二多路复用器的输入端；第二多路复用器的选择端sel连接校准模块产生的m位的校准码correction_code，其输出端作为延迟单元的输出端b。每个延迟单元有2个输入，sel选择端接校准模块产生的的校准码correction_code，输入端a接上一级延迟单元的输出；有1个输出端，输出端b输出延迟信号给下一个延迟单元。一些实施例中，用选择不同延迟和个数的缓冲器buffer组合实现一个延迟单元中的t1～t2m共2m个延迟路径，2m个延迟路径共同输入至第二多路复用器的输入端。如图2所示，延迟单元中第i个延迟路径包括i个级联的缓冲器，其中i∈[1,2m]。第二多路复用器的选择端sel输入校准模块输出的校准码correction_code，用以控制第二多路复用器从t1～t2m中选择合适的延迟路径，第二多路复用器的输出端b为第二多路复用器的输入端a经过选择的延迟路径后延迟一段时间后的输出。延迟链模块有2个输入，一个为校准模块输出的校准码correction_code，输入给每个延迟单元中的第二多路复用器的选择端sel，用以控制每个延迟单元的输出延迟路径，每一个延迟单元内部的第二多路复用器根据校准码correction_code来控制每一个延迟单元的延迟路径为t1～tm中的其中一个，从而控制延迟链模块共输出2n位delayline_out信号d[0]-d[2n-1]给第一多路复用器的输入端，其中d[0]是延迟链的初始输入延迟信号delayline_in，d[1]-d[2n-1]是延迟链的初始输入延迟信号delayline_in分别经过2n-1个延迟单元后产生的延迟信号。延迟链模块的另一个输入为校准模块产生的一个脉冲信号delayline_in，delayline_in信号作为延迟链的初始输入延迟信号，连接到延迟链模块的输入端，即级联的第一个延迟单元的输入端。delayline_in信号经过2n-1个延迟单元后的延迟信号d[2n-1]反馈给校准模块的校准端d，用以判断当下一个时钟上升沿来临时，校准码correction_code是应该加一还是减一。第一多路复用器为n位多路复用器，输入端接2n个延迟输出信号d[0:2n-1]，第一多路复用器的sel端为选择端，连接外部输入的n位选择信号，第一多路复用器的输出端作为整个延迟链的输出端输出mux_out信号，由选择端sel的n位选择信号来选择输出delayline_out信号d[0:2n-1]中对应的哪一位从输出端输出作为mux_out信号。校准模块的时钟端clk连接时钟信号，其校准端d连接延迟链模块中级联的最后一个延迟单元的输出端，时钟信号为系统时钟，是外部输入的计数时钟clks，一些实施例中，校准模块还包括使能端en和复位端reset，校准模块的使能端en连接使能信号EN，其复位端reset连接外部输入的复位信号RSTn，使能信号EN为外部输入的全局使能信号。延迟链的初始输入延迟信号delayline_in经过2n-1个延迟单元后产生的延迟信号d[2n-1]反馈输入到校准模块的校准端d，根据该信号在下一个计数时钟来临时的状态来判断校准码是加一或是减一。例如在计数时钟clks上升沿来临时，检查到校准端d的输入为0，则显然延迟链总长太长，校准码往延迟链变小的方向改变一位。反之，在计数时钟clks上升沿来临时，检查到校准端d的输入为1，则显然延迟链总长太短，校准码往延迟链变大的方向改变一位。在几个循环之内便能完成校准，信号d[2n-1]与计数时钟clks的上升沿对准，校准码稳定，但实际情况中可能不会完全对准，所以校准码会在两个值之间稳定跳变。校准模块有2个输出信号，输出校准码correction_code信号输入给延迟链的每一个延迟单元的sel输入端，即每一个延迟单元中第二多路复用器的选择端sel；校准模块在时钟信号上升沿时输出delayline_in信号给延迟链模块的输入端。结合本专利技术提出的一种高线性度延迟链的时序图(图3)详细说明本专利技术的高线性度延本文档来自技高网...

【技术保护点】
1.一种高线性度延迟链，包括校准模块、延迟链模块和第一多路复用器，所述延迟链模块包括2

【技术特征摘要】
1.一种高线性度延迟链，包括校准模块、延迟链模块和第一多路复用器，所述延迟链模块包括2n-1个级联的延迟单元，n为正整数，每个所述延迟单元的输入端连接前一个延迟单元的输出端，其中级联的第一个所述延迟单元的输入端作为所述延迟链模块的输入端；所述校准模块的时钟端连接时钟信号，其校准端连接所述延迟链模块中级联的最后一个延迟单元的输出端；所述第一多路复用器的输入端连接所述延迟链模块的输入端和所述2n-1个的延迟单元的输出端，其选择端连接n位的选择信号，其输出端作为所述延迟链的输出端；其特征在于，所述校准模块用于产生m位的校准码，并在所述时钟信号上升沿到来时根据其校准端输入信号将所述校准码加一或减一，m为正整数；所...

【专利技术属性】
技术研发人员：罗萍，周先立，赵忠，王晨阳，王浩，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51