SOI衬底及其制备方法技术

本发明专利技术提供一种SOI衬底的制备方法，包括如下步骤：提供具有第一导电类型的硅衬底；在所述硅衬底上形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型与所述第二导电类型的导电类型相反；形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。该制备方法得到的SOI衬底中有电流通过时，第一导电类型区域和第二导电类型区域中的不同种类的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。

SOI Substrate and Its Preparation Method

【技术实现步骤摘要】
SOI衬底及其制备方法
本专利技术涉及半导体
，特别是涉及SOI衬底及其制备方法。
技术介绍
在半导体制备工艺中，基于SOI(Silicon-On-Insulator，绝缘衬底上的硅)工艺的介质电容广泛应用于模拟射频电路。现有的SOI衬底，通常采用在顶层硅和背衬底中引入一层埋氧化层的方法，以实现集成电路中的元器件隔离效果，消除体硅CMOS电路中的寄生闩锁效应。现有的SOI衬底的衬底电阻低，隔离效果较差，以现有的SOI衬底制作得到的器件耗损大、综合性能差。虽然可以通过增加埋氧化层的厚度来加强SOI衬底的隔离效果，但这样又会影响SOI衬底的散热性。此外，还可以提供制作高阻SOI衬底或Trap-rich(富陷阱)结构SOI衬底来改善隔离效果。对于高阻SOI衬底，其通过改变衬底的掺杂浓度而获得，掺杂浓度低，掺杂浓度不易控制，制作工艺波动较大，难以获得需要的隔离效果。对于Trap-rich结构SOI衬底(富陷阱结构SOI衬底)，其是在埋氧层和衬底之间生成一层Trap-rich层，陷阱捕获并冻结住电荷，使衬底难以形成电流，从而加强隔离效果。但这种Trap-rich结构SOI衬底的制作成本昂贵，制作工艺复杂。
技术实现思路
基于此，有必要针对现有技术中存在的至少一个问题，提供一种可以在加强衬底隔离效果的同时，又具有较佳的散热性的SOI衬底及其制备方法。一种SOI衬底的制备方法，包括如下步骤：提供具有第一导电类型的硅衬底；在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型区域与所述第二导电类型区域的导电类型相反；形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。上述SOI衬底的制备方法，在硅衬底内形成了交错分布的多个第一导电类型区域和多个第二导电类型区域，第一导电类型区域和第二导电类型区域内多数载流子的类型不同，从而为相反的导电类型。当使用该制备方法制备的SOI衬底应用于模拟射频电路，SOI衬底中有电流通过时，第一导电类型区域和第二导电类型区域中的不同种类的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。同时，第一导电类型区域和第二导电类型区域为硅材料，其导热性能远好于埋氧化层。在其中一个实施例中，所述的SOI衬底制备方法，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤之后、所述形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅的步骤之前，还包括对所述硅衬底进行热退火处理的步骤。在其中一个实施例中，所述的SOI衬底制备方法，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤包括：在所述硅衬底上涂覆光刻胶层；通过曝光显影在所述光刻胶层开设多个第二导电类型区域的注入窗口；通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子。在其中一个实施例中，所述的SOI衬底制备方法，所述通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子的步骤中，所述第二导电类型离子的注入深度范围为1μm至5μm。在其中一个实施例中，所述的SOI衬底制备方法，各所述第一导电类型区域和各所述第二导电类型区域呈网格状交错分布。一种SOI衬底，包括：硅衬底，包括第一导电类型区域和第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布；埋氧化层，位于所述硅衬底上；顶层硅，位于所述埋氧化层上。上述SOI衬底，其硅衬底内设有交错分布的多个第一导电类型区域和第二导电类型区域，第一导电类型区域和第二导电类型区域内多数载流子的类型不同，从而为相反的导电类型。当该SOI衬底应用于模拟射频电路，SOI衬底中有电流通过时，第一导电类型区域和第二导电类型区域中的不同种类的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。同时，第一导电类型区域和第二导电类型区域为硅材料，其导热性能远好于埋氧化层，因此不影响SOI衬底的散热性。在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域和各所述第二导电类型区域位于所述硅衬底的表层时，所述埋氧化层位于所述硅衬底上，且与各所述第一导电类型区域和各所述第二导电类型区域接触。在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域的多数载流子浓度范围为1×1015cm-3至1×1019cm-3；各所述第二导电类型区域的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域和各所述第二导电类型区域的形状相同或不同。在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域和各所述第二导电类型区域中多数载流子的浓度相同或不同。附图说明图1为一个实施例中SOI衬底制备方法的工艺流程图。图2为一个实施例中SOI衬底制备方法的形成第二导电类型区域的工艺流程图。图3为一个实施例中SOI衬底的立体结构示意图。图4为一个实施例中SOI衬底XZ平面的俯视图。图5为另一个实施例中SOI衬底XZ平面的俯视图。图6为另一个实施例中SOI衬底的立体结构示意图。图7为一个实施例中SOI衬底XZ平面的俯视图其中，100硅衬底121第一导电类型区域122第二导电类型区域130XZ平面200埋氧化层300顶层硅具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似改进，因此本专利技术不受下面公开的具体实施例的限制。SOI衬底材料相较于体硅衬底材料，具有良好的介质隔离性，可以实现集成电路中元器件的介质隔离，从而消除体硅CMOS电路中的寄生闩锁效应。采用SOI衬底材料制成的集成电路还具有寄生电容小、损耗低、集成密度高、响应速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，被广泛应用于模拟射频电路。传统的SOI衬底具有较低的衬底电阻，利用传统的SOI衬底生产出来的器件损耗大、隔离弱、综合性能差。而通过增加埋氧化层的厚度提升SOI衬底的隔离性，但会影响SOI衬底的散热性。此外，还可以通过制作高阻SOI衬底或Trap-rich(富陷阱)结构SOI衬底来改善隔离效果，又存在制作工艺难度大、不容易控制、成本高等缺点。如图1所示，本申请提供一种可以在加强衬底隔离效果的同时，不增加埋氧化层厚度影响器件散热性、制作工艺易于控制的SOI衬底的制备方法，包括如下步骤：S100，提供具有第一导电类型的硅衬底。提供硅衬底，该硅衬底拥有第一导电类型。第一导电类型可以是P型或N型的任意一种。在本实施例中，第一导电类型为P型，即该硅衬底中的多数载流子为空穴。S200，在硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，各第一导电类型区域和各第二导电类型区域交错分布。第二导电类型与第一导电类型相反。在硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，第一导电类型区域和第二导电类型区域可以是从硅衬底的一个表面向硅衬底内部延伸一定深度。第一导电本文档来自技高网...

【技术保护点】
1.一种SOI衬底的制备方法，其特征在于，包括如下步骤：提供具有第一导电类型的硅衬底；在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型区域与所述第二导电类型区域的导电类型相反；形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。

【技术特征摘要】
1.一种SOI衬底的制备方法，其特征在于，包括如下步骤：提供具有第一导电类型的硅衬底；在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型区域与所述第二导电类型区域的导电类型相反；形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。2.根据权利要求1所述的制备方法，其特征在于，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤之后、所述形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅的步骤之前，还包括对所述硅衬底进行热退火处理的步骤。3.根据权利要求1所述的制备方法，其特征在于，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤包括：在所述硅衬底上涂覆光刻胶层；通过曝光显影在所述光刻胶层开设多个第二导电类型区域的注入窗口；通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子。4.根据权利要求3所述的制备方法，其特征在于，所述通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子的步骤中，所述第二导电类型离子的注入深度范围为...

【专利技术属性】
技术研发人员：何小东，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：江苏,32