非易失性存储器制造技术

本公开的实施例涉及非易失性存储器。一种管理非易失性存储器的方法包括：在数据写入过程期间，通过触发数据写入过程的程序，根据正在被写入的信息的类型来从两个码中选择错误检测和校正码。信息被写入到非易失性存储器中，其中信息与所选择的错误检测和校正码相关联。

Nonvolatile memory

【技术实现步骤摘要】
非易失性存储器相关申请的交叉引用本申请要求于2018年02月05日提交的法国专利申请号1850927的优先权，该申请通过引用并入本文。
本公开一般涉及电子电路和系统，并且更具体地，涉及使用非易失性存储器的电路和系统。
技术介绍
由于所执行的操作(写入、读取、擦除)的粒度，信息(数据和程序)在非易失性存储器(例如，闪速存储器)中的存储具有各种约束。还必须确保存储不仅正确(在存储期间没有错误)，而且存储在时间上可靠且不漂移。因此，错误校正机制必须与存储器中的存储相关联。在某些应用中，需要确定所执行和存储的事务(transaction)满足原子性标准。事务的原子性对应于确定存储在存储器中的数据有效地处于可处理状态。这相当于确定在非易失性存储器中的数据要么处于事务之前的状态，要么处于相关事务之后的状态，但是它们不处于中间状态。然后，基于错误校正码的错误校正机制必须遵守原子性标准。
技术实现思路
在一个实施例中，管理非易失性存储器的方法包括：在数据写入过程期间，通过触发数据写入过程的程序，根据正在被写入的信息的类型来从两个码中选择错误检测和校正码；以及将信息写入到非易失性存储器中，信息与所选择的错误检测和校正码相关联。在另一实施例中，非易失性存储器的控制器被配置成：接收要被写入的信息和指示写入操作的控制信号；以及接收逻辑地址以访问与写入操作相对应的存储器，并且将逻辑地址转换为存储器的物理地址。控制器进一步被配置成：根据正在被写入到存储器中的信息的类型来从两个码中选择错误检测和校正码；以及将信息写入到非易失性存储器中的物理地址处。信息与所选择的错误检测和校正码相关联。在另一实施例中，非易失性存储器包括非易失性存储存储器单元的阵列和存储器控制器，该存储器控制器根据从外部提供的逻辑地址，通过将逻辑地址转换为存储器平面的物理地址来管理在阵列的存储器平面中读取和写入信息的操作。存储器控制器被配置成：接收要被写入的信息和指示写入操作的控制信号；接收逻辑地址以访问与写入操作相对应的存储器，并且将逻辑地址转换为存储器的物理地址。存储器控制器还被配置成：根据被写入到存储器中的信息的类型，从两个码中选择错误检测和校正码；以及将信息写入到非易失性存储器中，信息与所选择的错误检测和校正码相关联。将在结合附图的特定实施例的以下非限制性描述中详细讨论前述和其他特征和优点。附图说明图1以块的形式非常示意性地示出了将要描述的实施例适用的类型的电子电路的一个实施例；图2以块的形式非常示意性地示出了将要描述的实施例适用的类型的可重写非易失性存储器；以及图3示出了错误检测和校正处理的一个实施例。具体实施方式在不同的附图中，相同的元件利用相同的附图标记表示。具体地，不同实施例共有的结构和/或功能元件可以利用相同的附图标记表示，并且可以具有相同的结构、尺寸和材料特性。为清楚起见，仅示出了对于将要描述的实施例的理解有用的那些步骤和元件，并且将对其进行详细说明。特别地，没有详细描述具有错误检测和校正码的非易失性存储器的应用，所描述的实施例与通常的应用兼容。一个实施例克服了非易失性可重写存储器中的存储机制的全部或部分缺点。一个实施例提供了一种在错误校正方面提高所存储的数据的可靠性的机制。一个实施例提供了一种非易失性存储器管理方法，其中所存储的信息可以与从两个码中选择的错误检测和校正码相关联，在写入期间，通过触发写入的程序来执行码选择。根据一个实施例，存储器以与擦除粒度相对应的页进行组织，相同的页包含与两个码中的每个码相关联的信息。根据一个实施例，码选择调节在存储器中所存储的字的长度。根据一个实施例，在每次将信息写入到存储器中时，执行码选择。根据一个实施例，第一码包括14位并且与64位字相关联，并且第二码包括7位并且与32位字相关联。根据一个实施例，由程序的指令操控的超过32位的数据与第一码一起存储。根据一个实施例，由程序操控的元数据与第二码一起存储。根据一个实施例，与错误检测和校正码相关联的信息在存储器中的位置与所选择的码无关。一个实施例提供了一种非易失性存储器控制器。一个实施例提供了一种非易失性存储器。图1以块的形式示意性地图示了所描述的实施例适用的类型的电子电路1的一个实施例。电路1包括处理单元11(PU)，例如状态机、微处理器、可编程逻辑电路等。电路1可以包括一个或多个易失性存储区域13(RAM)(例如RAM或寄存器类型)，以在处理期间临时存储信息(指令、地址、数据)。电路1可以包括一个或多个非易失性存储区域(NVM)(例如，用于持久地存储信息的闪存型存储器2)，特别是当电路未被供电时。在电路1内部的不同元件之间，电路1可以包括一个或多个数据、地址和/或控制总线15。电路1可以包括与电路1的外部通信的输入/输出接口17(I/O)，例如串行总线类型。另外，电路1可以根据应用集成由块19(FCT)符号化的其他功能，例如，加密处理器、其他接口(诸如，例如近场通信(NFC)接口)、其他存储器等。图2以块的形式示意性地图示了所描述的实施例适用的类型的可重写非易失性存储器2。存储器2主要包括非易失性存储存储器单元的阵列22(NVM阵列)和存储器控制器3(MEMCTRL)，在阵列22中存储以页和字进行组织，存储器控制器3具有根据从外部(通常由处理单元11，图1)提供的地址A来管理在存储器平面中读取和写入信息D(数据和程序)的操作的功能。特别地，控制器3将由期望访问存储器的应用提供的逻辑地址转换成存储器平面22的物理地址。存储器经由存储器控制器3与外部通信，存储器控制器3不仅接收逻辑地址，还接收控制信号(CMD，其中根据要执行的任务，读取或写入指令R/W)。在由本说明书所针对的应用中，存储器控制器3还具有检测以及(如果可能)校正所存储的信息中的可能错误的功能。出于存储器空间的原因，根据存储在存储器中的信息的性质来配置该功能。因此，在由存储器接收的控制位中，位H/L调节所使用的错误检测和校正码。更具体地，该位选择所存储的信息的完整性(integrity)水平。例如，来源于处理单元11的写入指令伴随有所期望的完整性水平(低(L)或高(H))的指示符。高和低的概念是相对的，并且指的是相对于另一完整性水平。与相对较高的水平的高水平相比，低水平对应于相对较低的完整性水平。在当前的存储器中，存储器被划分成两个相应的低完整性和高完整性区域。完整性水平调节错误检测和校正码(EDC/ECC-错误检测码/错误校正码)的大小。然后，存储器控制器关于两个区域之间的限制，根据存储地址来选择完整性水平。错误校正码的选择取决于应用，并且特别地取决于非易失性存储器的物理字的大小、取决于对于逻辑字所期望的位的数目。更特别地，在本公开所针对的应用中，所使用的错误检测/校正码(EDC/ECC)是线性类型的，这导致向每个32位字添加7个EDC/ECC位以及向每个64位字添加14个EDC/ECC码位。64位字的码对应于高完整性，因为针对64位的14位码的长度使得能够以更好的概率检测2位的错误，比针对32位的7位码更高。在实践中，高完整性存储器区域受限于程序的存储，而实际数据以及元数据(标志等)被存储在低完整性区域中。实际上，针对分配给待被设置的高完整性存储和低完整性存储的地址的事实，使得在实践中高完本文档来自技高网...

【技术保护点】
1.一种管理非易失性存储器的方法，所述方法包括：在数据写入过程期间，根据正在被写入的信息的类型，通过触发所述数据写入过程的程序，从两个码中选择错误检测和校正码；以及将信息写入到所述非易失性存储器中，所述信息与所选择的所述错误检测和校正码相关联。

【技术特征摘要】
2018.02.05 FR 18509271.一种管理非易失性存储器的方法，所述方法包括：在数据写入过程期间，根据正在被写入的信息的类型，通过触发所述数据写入过程的程序，从两个码中选择错误检测和校正码；以及将信息写入到所述非易失性存储器中，所述信息与所选择的所述错误检测和校正码相关联。2.根据权利要求1所述的方法，其中所述存储器以与擦除粒度相对应的页进行组织，相同的页包括与所述两个码中的每个码相关联的信息。3.根据权利要求1所述的方法，其中选择所述错误检测和校正码调节存储在所述存储器中的字的长度。4.根据权利要求1所述的方法，其中在每次将所述信息写入到所述存储器中时，执行选择所述错误检测和校正码。5.根据权利要求1所述的方法，其中所述两个码中的第一码包括14位并且与64位字相关联，并且所述两个码中的第二码包括7位并且与32位字相关联。6.根据权利要求5所述的方法，其中正在被写入的所述信息包括超过32位的数据，其中所述数据与所述第一码相关联。7.根据权利要求5所述的方法，其中正在被写入的所述信息包括元数据，其中所述元数据与所述第二码相关联。8.根据权利要求1所述的方法，其中用于正在被写入的所述信息的所述存储器中的物理地址与所选择的所述错误检测和校正码无关。9.根据权利要求1所述的方法，还包括：基于所选择的所述错误检测和校正码来检测和校正存储在所述存储器中的所述信息中的错误。10.一种非易失性存储器的控制器，被配置成：接收要被写入的信息和指示写入操作的控制信号；接收逻辑地址以访问与所述写入操作相对应的存储器，并且将所述逻辑地址转换为所述存储器的物理地址；根据正在被写入到所述存储器中的所述信息的类型，从两个码中选择错误检测和校正码；以及将所述信息写入到所述非易失性存储器中的所述物理地址处，所述信息与所选择的所述错误检测和校正码相关联。11.根据权利要求10所述的控制器，其中所述控制器被配置成接收指示高完整性或低完整性的完整性位，所述完整性位指示正在被...

【专利技术属性】
技术研发人员：JL·莫达沃，G·多克奎尔，
申请(专利权)人：质子世界国际公司，
类型：发明
国别省市：比利时,BE