多核芯片数据总线布线结构制造技术

本实用新型专利技术实施例提供一种多核芯片数据总线布线结构，N个内核中的每个内核布置一条发送数据的数据总线；所述芯片内核只能在其对应的发送数据的数据总线上给其他内核发送数据，并且从剩余其他N‑1条所述发送数据的数据总线从其他内核接收数据。采用本实用新型专利技术的技术方案，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。

Data Bus Routing Architecture for Multi-core Chips

【技术实现步骤摘要】
多核芯片数据总线布线结构
本技术实施例涉及集成电路领域，特别是涉及一种多核芯片数据总线布线结构。
技术介绍
ASIC(ApplicationSpecificIntegratedCircuits)即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。随着科技的发展，越来越多的领域，比如人工智能、安全运算等都涉及大运算量的特定计算。针对特定运算，ASIC芯片可以发挥其运算快，功耗小等特定。同时，对于这些大运算量领域，为了提高数据的处理速度和处理能力，通常需要控制N个运算芯片同时进行工作。在ASIC芯片中需要设置多个内核(core)来同时进行运算，这些内核需要相互传输数据和命令，因此要支持任意两核互联；芯片内部的数据总线连线数量随着核数量增加而指数增加；但是由于芯片面积小，造成内核互联空间有限，如图1所示往往是在比较狭长的空间进行数据总线布线设计，由于布线空间资源紧张，实际总线走线长度应尽量短,避免回绕占用布线资源。而传统环线拓扑结构和集中仲裁结构使得数据总线布线明显拥塞，并且要求总线需要最大程度并行，防止相互影响而降低带宽。
技术实现思路
本技术实施例提供一种多核芯片数据总线布线结构，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。为达到上述目的，本技术实施例提供如下技术方案：根据本技术实施例的第一方面，提供一种多核芯片数据总线布线结构，所述芯片内核数量为N，其中N为大于等于2的正整数，N个内核中的每个内核布置一条发送数据的数据总线，N条所述数据总线中的每一条只用于N个内核中的一个内核向其他内核发送数据。优选的是，每条所述数据总线上设置N个连接点，所述N个内核中的每一个内核通过一个连接点连接所述数据总线。优选的是，每条所述数据总线上只有一个内核通过连接点发送数据，其他内核通过连接点接收所述数据总线上传输的数据。优选的是，所述每个内核通过为该内核设置的所述发送数据的数据总线向其他内核发送数据，从剩余N-1条所述数据总线从其他内核接收数据。优选的是，所述连接点包括N个管道节点PN，其中N个管道节点PN中的一个和所述发送数据的数据总线相连；剩余N-1个管道节点PN分别和其他内核发送数据的数据总线相连。优选的是，连接所述发送数据的数据总线的管道节点PN用于获得内核要发送的数据，根据所述要发送的数据目的地址通过所述发送数据的数据总线发送给目的内核的管道节点PN。优选的是，所述剩余N-1个管道节点PN用于根据所述其他内核发送数据的数据总线中传输的数据目的地址对数据进行转发或者获取操作；所述剩余N-1个管道节点PN将目的地址为本内核地址的数据进行获取并发送至所述本内核。优选的是，内核通过选择单元来选择要发送数据的管道节点PN。优选的是，每条所述数据总线布线结构为“弓”字型走线形式，N条数据总线没有交叉点。优选的是，所述数据总线布线结构为“П”字型走线形式，N条数据总线没有交叉点。根据本技术实施例的第二方面，提供一种多核芯片数据总线布线结构，所述芯片内核数量为N，其中N为大于等于2的正整数，其特征在于：N个内核中的每个内核布置一条发送数据的数据总线；所述芯片内核只能在其对应的发送数据的数据总线上给其他内核发送数据，并且从剩余其他N-1条所述发送数据的数据总线从其他内核接收数据；在所述其对应的发送数据的数据总线上不传输其他内核发送的数据。本技术实施例为多个内核中的每个内核布置一条发送数据的数据总线；所述芯片内核只能在其对应的发送数据的数据总线上给其他内核发送数据，并且从剩余其他内核的所述发送数据的数据总线上从其他内核接收数据；在所述内核对应的发送数据的数据总线上不传输其他内核发送的数据。采用本技术的技术方案，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是示例性的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1说明现有技术的多核芯片数据总线布线结构的示意图；图2说明第一实施例的多核芯片第一内核的发送数据的数据总线布线结构的示意图；图3说明第一实施例的多核芯片第一和第二内核的发送数据的数据总线布线结构的示意图；图4a说明根据本技术的第二实施例的多核芯片第一内核的发送数据的数据总线布线结构的示意图；图4b说明第二实施例的多核芯片第一和第二内核的发送数据的数据总线布线结构的示意图。图5说明根据本技术的并行先入先出单元pfifo和总线管道BP的结构示意图；图6说明根据本技术的数据结构示意图；图7说明根据本技术的第一内核的发送数据和接收数据的示意图。具体实施方式下面将基于附图具体说明本技术的示例性实施方式，应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本技术，而并非以任何方式限制本技术的范围。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。此外，需要说明书的是，各附图中的上、下、左、右的各方向仅是以特定的实施方式进行的例示，本领域技术人员能够根据实际需要将附图中所示的各构件的一部分或全部改变方向来应用，而不会影响各构件或系统整体实现其功能，这种改变了方向的技术方案仍属于本技术的保护范围。多核芯片是具体化在单个大规模集成半导体芯片上的多处理系统。典型地，两个或更多芯片核心可以被具体化在多核芯片上，由总线(也可以在相同的多核芯片上形成该总线)进行互连。可以有从两个芯片核心到许多芯片核心被具体化在相同的多核芯片上，在芯片核心的数量中的上限仅由制造能力和性能约束来限制。多核芯片可以具有应用，该应用包含在多媒体和信号处理算法(诸如，视频编码/解码、2D/3D图形、音频和语音处理、图像处理、电话、语音识别和声音合成、加密处理)中执行的专门的算术和/或逻辑操作。虽然在
技术介绍
中仅仅提到了ASIC专用集成电路，但是实施例中的具体布线实现方式可以应用到具有多核芯片CPU、GPU、FPGA等中。在本实施例中多个内核可以是相同内核，也可以是不同内核。[实施方式1]为了方便说明，以下将以图2中存在的8个内核的芯片为例进行说明，每个内核对应一个节点，每个内核具有一条数据总线。而本领域技术人员可知，这里选择8个内核为例，只是示例性的说明，内核个数可以是N，其中N为大于等于2的正整数，例如可以是3、6、9等等。在本实施例中多个内核可以是相同内核，也可以是不同内核。图2说明第一实施例的多核芯片第一内核的发送数据的数据总线布线结构的示意图。如图2所示，该芯片10内部包括8个内核core100、core101、core102、core103、core104、core105、core106和core1本文档来自技高网...

【技术保护点】
1.一种多核芯片数据总线布线结构，所述多核芯片的内核数量为N，其中N为大于等于2的正整数，其特征在于：N个内核中的每个内核布置一条发送数据的数据总线，N条所述数据总线中的每一条只用于N个内核中的一个内核向其他内核发送数据。

【技术特征摘要】
1.一种多核芯片数据总线布线结构，所述多核芯片的内核数量为N，其中N为大于等于2的正整数，其特征在于：N个内核中的每个内核布置一条发送数据的数据总线，N条所述数据总线中的每一条只用于N个内核中的一个内核向其他内核发送数据。2.根据权利要求1所述的布线结构，其特征在于，每条所述数据总线上设置N个连接点，所述N个内核中的每一个内核通过一个连接点连接所述数据总线。3.根据权利要求2所述的布线结构，其特征在于，每条所述数据总线上只有一个内核通过连接点发送数据，其他内核通过连接点接收所述数据总线上传输的数据。4.根据权利要求3所述的布线结构，其特征在于，所述每个内核通过为该内核设置的所述发送数据的数据总线向其他内核发送数据，从剩余N-1条所述数据总线从其他内核接收数据。5.根据权利要求2至4任一项所述的布线结构，其特征在于，所述连接点包括N个管道节点PN，其中N个管道节点PN中的一个和所述发送数据的数据总线相连；剩余N-1个管道节点PN分别和其他内核发送数据的数据总线相连。6.根据权利要求5所述的布线结构，其特征在于，连接所述发送数据的数据总线的管道节点PN用于获得内核要发送的数据，根据所述要发送的数...

【专利技术属性】
技术研发人员：刘贤华，
申请(专利权)人：北京比特大陆科技有限公司，
类型：新型
国别省市：北京,11