集成填料电容器单元器件以及对应的制造方法技术

本公开的实施例涉及集成填料电容器单元器件以及对应的制造方法。半导体区域包括：隔离区域，该隔离区域界定出半导体区域的工作区。沟槽位于工作区中并且进一步延伸到隔离区域中。沟槽被通过隔离围闭件与工作区绝缘的导电中心部填充。覆盖区域被定位成至少覆盖已填充沟槽的第一部分，其中第一部分位于工作区中。介电层与已填充沟槽接触。金属硅化物层至少位于在已填充沟槽的第二部分的导电中心部上，其中第二部分未被覆盖区域覆盖。

Integrated Packing Capacitor Unit Device and Its Manufacturing Method

【技术实现步骤摘要】
集成填料电容器单元器件以及对应的制造方法优先权要求本申请要求2018年1月9日提交的法国专利申请第1850157号的优先权权益，其内容在法律允许的最大程度下通过整体引用并入于此。
实施例和应用涉及集成电路，特别是占用集成电路的间隔并且可以例如，用作去耦电容器的填料电容器单元(或者“填料电容器”)。
技术介绍
填料电容器单元通常尤其用于集成电路的逻辑部分中。如在图1(图1是集成电路的部分的俯视图)中示出的，集成电路的逻辑部分LG包括n型半导体阱NW和p型半导体阱PW的交替，其中，形成了通过互补技术(CMOS)制造的逻辑门。出于架构原因，逻辑部分LG包括空的间隔，在这些空的间隔中没有形成逻辑门。此外，在这些空的间隔中形成填料电容器单元FC，以优化对逻辑部分的表面的使用。例如，使用填料电容器单元FC来补充位于逻辑部件LG的边缘处的去耦电容器DECAP，该去耦电容器DECAP的整体尺寸通常已经很大。图2示出了包括沟槽20的填料电容器单元200的截面图，沟槽20被填充有由隔离围闭件22包围的导电材料21。沟槽20位于集成电路的逻辑部分LG的阱NW的工作区中。工作区是未被浅隔离沟槽STI覆盖的区域，并且通常旨在接纳集成电路的有源元件(诸如，晶体管)。阱NW形成电容器的第一电极E1，旨在耦合至电源电压，并且填充沟槽20的导电材料21形成该电容器的第二电极E2，旨在耦合至参考电压。衬底或者阱PW通常被连接至第二电极E2，与阱NW形成反向二极管以防止电容器200的两个电极E1、E2之间发生电流泄漏。使用沟槽20的这种类型的架构比第二电极覆盖阱NW的工作区的表面的传统架构提供了更好的表面电容。然而，硅化步骤(即，金属硅化物层的形成)是制造方法的基本部分，在工作区的暴露部分的表面上以及填充沟槽20的导电材料21的表面上产生金属硅化物的膜28。虽然金属硅化物的膜28相对较厚(例如，8至10nm)，但是由于表面边缘效应，金属硅化物膜28使将阱NW和填充沟槽20的导电材料21分开的隔离围闭件22短路(29)。短路29减少了表面电容，并且导致电容器200的两个电极E1、E2之间发生较高的电流泄漏。因此，需要克服这些缺点以及提出一种尽可能减少电流泄漏的紧凑的填料电容器单元器件。
技术实现思路
在实施例中，一种集成电路包括至少一个域，该至少一个域包括至少一个填料电容器单元器件，所述器件包括：第一半导体区域；隔离区域，该隔离区域界定出第一半导体区域的工作区；至少一个沟槽，该至少一个沟槽位于所述工作区中并且延伸到隔离区域中，沟槽具有由隔离围闭件包围的中心导电部；覆盖区域，该覆盖区域至少覆盖所述沟槽的第一部分，所述沟槽的第一部分是位于所述工作区中的部分，覆盖区域包括与所述沟槽接触的至少一个介电层；金属硅化物层，该金属硅化物层至少位于所述沟槽的第二部分的中心部上，所述沟槽的第二部分是未被覆盖区域覆盖的部分；第一半导体区域中的第一触点，该第一触点形成器件的第一电极；以及所述沟槽的第二部分的中心部的金属硅化物层上的第二触点。因此，在覆盖区域覆盖中心部的情况下(至少在中心部的位于工作区中的部分上)，保护器件免于在工作区的表面金属硅化物层与中心部的表面金属硅化物层之间发生短路。然而，中心部的未被覆盖区域覆盖的部分(即，位于隔离区域中的部分)可以接纳用于连接第二触点的金属硅化物层。根据一个实施例，其中集成电路包括衬底和容纳在该衬底中并且形成所述第一半导体区域的阱，该器件进一步包括：衬底触点，该衬底触点被电连接至第二触点。根据一个实施例，覆盖区域包括：导电层，该导电层越过所述介电层并且被电连接至第二触点。覆盖区域的这种导电层使得尤其可以增加电容器器件的电容。这是因为：在并联电容性元件包括第一半导体区域的情况下，可以在没有额外的消耗的情况下形成覆盖区域的介电层和覆盖区域的导电层。根据一个实施例，覆盖区域的所述介电层包括晶体管栅极氧化物层。根据一个实施例，覆盖区域的所述介电层包括氧化物-氮化物-氧化硅层的堆叠。根据一个实施例，该器件包括工作区中的多个平行沟槽。根据一个实施例，所述覆盖区域采取覆盖工作区的整个表面的板的形式。根据一个实施例，该器件包括条带形式的多个覆盖区域，该多个覆盖区域被定位成分别面向各个沟槽。例如，在该实施例中，金属硅化物层还可以位于所述条带之间的工作区的表面上。根据一个实施例，所述域包括逻辑门。根据一个实施例，所述域包括：衬底中的一系列阱；以及多个电容器单元器件，该多个电容器单元器件位于逻辑门之间。还提出了一种电子设备(诸如，移动电话或者车辆的车载计算机)，该电子设备包括如上面定义的集成电路。根据另一方面，提出了一种用于在集成电路的域中制造至少一个填料电容器单元器件的方法，其包括：形成第一半导体区域；形成界定出第一半导体区域的工作区的隔离区域；形成位于所述工作区中并且延伸到隔离区域中的至少一个沟槽，其包括蚀刻至少一个沟槽；在所述沟槽的底部和侧面上形成隔离围闭件，以及形成覆盖区域，其包括形成被包围在所述隔离围闭件中的导电中心部；形成至少覆盖所述沟槽的第一部分的覆盖区域，所述沟槽的第一部分是位于所述工作区中的部分，其包括形成与所述沟槽接触的介电层；形成至少位于所述沟槽的第二部分的中心部上的金属硅化物层，所述沟槽的第二部分是未被覆盖区域覆盖的部分；在第一半导体区域中形成第一触点以形成器件的第一电极；以及在所述沟槽的第二部分的中心部的金属硅化物层上形成第二触点。因此，在形成金属硅化物层时，在覆盖区域覆盖中心部的情况下(至少在中心部的位于工作区中的部分上)，保护器件免于在工作区的表面金属硅化物层与中心部的表面金属硅化物层之间发生短路。这是因为：形成金属硅化物膜通常影响硅元件的所有暴露部分。然而，中心部的未被覆盖区域覆盖的部分(即，位于隔离区域中的一部分)可以接纳用于连接第二触点的金属硅化物层。根据一个实施例，形成第一半导体区域包括在衬底中形成阱，该方法进一步包括形成被电连接至第二触点的衬底触点。根据一个实施例，形成覆盖区域包括：形成越过所述介电层并且被电连接至第二触点的导电层。根据一个实施例，形成覆盖区域的介电层包括：形成晶体管栅极氧化物层。根据一个实施例，形成覆盖区域的介电层包括：形成氧化物-氮化物-氧化硅层的堆叠。根据一个实施例，所述形成至少一个沟槽包括：形成位于所述工作区中并且延伸到隔离区域中的多个平行沟槽。根据一个实施例，所述形成至少一个覆盖区域被配置为形成覆盖工作区的整个表面的板。根据一个实施例，所述形成至少一个覆盖区域被配置为形成被布置成面向各个沟槽的条带。附图说明通过熟读对不按照任何方式进行限制的实施例和应用的详细描述以及附图，本专利技术的其它优点和特征将变得显而易见。上面描述的图1和图2示出了常用的填料电容器单元的示例；图3A至图3C示出了填料电容器单元的实施例的示例；图4A至图4C示出了填料电容器单元的实施例的示例；图5A至图5C示出了填料电容器单元的实施例的示例；图6示出了电子设备的示例；图7A至图7F示出了制造填料电容器单元的方法的步骤。具体实施方式图3A、图3B和图3C示出了填料电容器单元300的实施例的示例。图3A是填料电容器单元300在图3B中的平面AA中的截面图，图3B是填料电容器单元300在图3A和图3C中的平本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：第一半导体区域；隔离区域，所述隔离区域界定出所述第一半导体区域的工作区；至少一个沟槽，位于所述工作区中、并且延伸到所述隔离区域中，所述沟槽由被包围在隔离围闭件中的导电中心部填充；覆盖区域，所述覆盖区域至少覆盖所述已填充沟槽的第一部分，所述已填充沟槽的所述第一部分位于所述工作区中，所述覆盖区域包括与所述已填充沟槽接触的至少一个介电层；金属硅化物层，所述金属硅化物层至少位于所述已填充沟槽的第二部分的所述中心部上，所述已填充沟槽的所述第二部分未被所述覆盖区域覆盖；所述第一半导体区域中的第一触点，所述第一触点形成填料电容器单元器件的第一电极；所述沟槽的所述第二部分的所述中心部的所述金属硅化物层上的第二触点，所述第二触点形成所述填料电容器单元器件的第二电极。

【技术特征摘要】
2018.01.09 FR 18501571.一种集成电路，包括：第一半导体区域；隔离区域，所述隔离区域界定出所述第一半导体区域的工作区；至少一个沟槽，位于所述工作区中、并且延伸到所述隔离区域中，所述沟槽由被包围在隔离围闭件中的导电中心部填充；覆盖区域，所述覆盖区域至少覆盖所述已填充沟槽的第一部分，所述已填充沟槽的所述第一部分位于所述工作区中，所述覆盖区域包括与所述已填充沟槽接触的至少一个介电层；金属硅化物层，所述金属硅化物层至少位于所述已填充沟槽的第二部分的所述中心部上，所述已填充沟槽的所述第二部分未被所述覆盖区域覆盖；所述第一半导体区域中的第一触点，所述第一触点形成填料电容器单元器件的第一电极；所述沟槽的所述第二部分的所述中心部的所述金属硅化物层上的第二触点，所述第二触点形成所述填料电容器单元器件的第二电极。2.根据权利要求1所述的集成电路，其中所述第一半导体区域是在半导体衬底内的半导体阱，以及其中所述填料电容器单元器件进一步包括被电连接至所述第二触点的衬底触点。3.根据权利要求1所述的集成电路，其中所述覆盖区域包括通过所述介电层与所述已填充沟槽绝缘的导电层，其中所述导电层被电连接至所述第二触点。4.根据权利要求1所述的集成电路，其中所述覆盖区域的所述介电层包括晶体管栅极氧化物层。5.根据权利要求1所述的集成电路，其中所述覆盖区域的所述介电层包括氧化硅-氮化物-氧化硅层的堆叠。6.根据权利要求1所述的集成电路，其中所述至少一个沟槽包括被布置为在所述工作区中彼此平行延伸的多个沟槽。7.根据权利要求1所述的集成电路，其中所述覆盖区域具有板的形状，所述覆盖区域覆盖所述工作区的整个上表面。8.根据权利要求1所述的集成电路，其中所述覆盖区域具有条带的形状，所述覆盖区域覆盖每个已填充沟槽，而不覆盖条带之间的所述工作区的部分。9.根据权利要求8所述的集成电路，进一步包括：金属硅化物层，所述金属硅化物层位于所述条带之间的所述工作区的表面上。10.根据权利要求1所述的集成电路...

【专利技术属性】
技术研发人员：A·马扎基，A·雷尼耶，S·尼埃尔，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR