【技术实现步骤摘要】
感测放大器电路以及非易失性存储器件
本技术涉及用于非易失性存储器件的读取电路。
技术介绍
众所周知并且如图1中示意性所示，整体用1表示的非易失性存储器件，例如闪存类型，通常包括由多个按行(字线，WL)和列(位线，BL)排列的存储器单元3组成的存储器阵列2。存储器阵列2通常还被分成多个扇区，每个扇区包括相应的字线和位线。每个存储器单元3由存储元件构成，例如由浮栅晶体管形成，其具有被设计为连接到相应字线WL的栅极端子、被设计耦合到相应位线BL的第一导电端子(特别地是漏极端子)以及连接到参考电位线(定义为源极线SL)的第二导电端子(特别地是源极端子)。同一字线WL的存储器单元3的栅极端子和源极端子进一步彼此电连接。列解码器电路4和行解码器电路5使得能够基于在输入处接收的地址信号(以本身已知的方式生成并且通过Add整体指定)来选择存储器单元3，并且特别是选择相应的字线WL和位线BL，每次被选择，使得能够在存储器操作期间以适当的电压和电流值对字线WL和位线BL进行偏置。特别地，列解码器电路4提供读取路径，其被设计为在每次选择时在存储器阵列2的位线BL与感测放大器电路10之间...
【技术保护点】
1.一种感测放大器电路，用于包括存储器阵列的非易失性存储器件，所述存储器阵列具有以字线和位线布置的并且耦合到相应的源极线的存储器单元，其特征在于，所述电路包括：第一电路分支，耦合到第一比较输入；第二电路分支，耦合到第二比较输入；和电流注入电路，耦合到所述第一比较输入和所述第二比较输入；其中，在读取存储在存储器单元中的数据的读取步骤期间，所述第一电路分支被配置为从与所述存储器单元相关联的位线接收单元电流；其中，在所述读取步骤期间，所述第二电路分支被配置为在差分读取操作中从与互补存储器单元相关联的参考位线接收参考电流，或者在单端读取操作中从参考电流发生器接收参考电流；其中，所述...
【技术特征摘要】
2017.10.11 IT 1020170001145391.一种感测放大器电路，用于包括存储器阵列的非易失性存储器件，所述存储器阵列具有以字线和位线布置的并且耦合到相应的源极线的存储器单元，其特征在于，所述电路包括：第一电路分支，耦合到第一比较输入；第二电路分支，耦合到第二比较输入；和电流注入电路，耦合到所述第一比较输入和所述第二比较输入；其中，在读取存储在存储器单元中的数据的读取步骤期间，所述第一电路分支被配置为从与所述存储器单元相关联的位线接收单元电流；其中，在所述读取步骤期间，所述第二电路分支被配置为在差分读取操作中从与互补存储器单元相关联的参考位线接收参考电流，或者在单端读取操作中从参考电流发生器接收参考电流；其中，所述第一电路分支和所述第二电路分支被配置为在所述读取步骤期间在第一输出端子产生第一输出电压和在第二输出端子产生第二输出电压，所述第一输出电压和所述第二输出电压是所述单元电流和所述参考电流之间的差的函数；和其中，所述电流注入电路被配置为使电流注入与所述存储器单元和所述互补存储器单元相关联的源极线中，所注入的电流在所述差分读取操作和所述单端读取操作中基本上是一致的。2.根据权利要求1所述的电路，其特征在于，所述电流注入电路被配置为在所述读取步骤之后当没有通过所述第一电路分支或所述第二电路分支的电流路径时，使电流注入所述源极线。3.根据权利要求1所述的电路，其特征在于，还包括：第一偏置晶体管，设置在所述位线和所述第一比较输入之间，所述第一偏置晶体管的控制端子耦合到被配置为接收偏置电压的偏置节点；以及第二偏置晶体管，设置在所述参考位线和所述第二比较输入之间，所述第二偏置晶体管的控制端子耦合到所述偏置节点；其中所述电流注入电路包括第一注入晶体管，所述第一注入晶体管具有耦合到所述第一比较输入的第一导电端子、选择性地耦合到电源电压节点的第二导电端子以及耦合到所述偏置节点的控制端子；和其中所述电流注入电路还包括第二注入晶体管，所述第二注入晶体管具有耦合到所述第二比较输入的第一导电端子、选择性地耦合到所述电源电压节点的第二导电端子以及耦合到所述偏置节点的控制端子。4.根据权利要求3所述的电路，其特征在于，所述电流注入电路还包括：第一使能晶体管，设置在所述电源电压节点和所述第一注入晶体管之间，所述第一使能晶体管具有耦合以接收读取使能信号的控制端子；和，第二使能晶体管，设置在所述电源电压节点和所述第二注入晶体管之间，所述第二使能晶体管具有耦合以接收所述读取使能信号的控制端子。5.根据权利要求4所述的电路，其特征在于，所述第一注入晶体管和所述第二注入晶体管是nMOS晶体管，并且所述第一使能晶体管和所述第二使能晶体管是pMOS晶体管。6.根据权利要求4所述的电路，其特征在于，所述第一偏置晶体管和所述第二偏置晶体管被配置为在所述读取步骤之前的所述读取操作的预充电步骤中对所述位线和所述参考位线进行偏置以对所述位线和所述参考位线进行预充电；和其中，所述读取使能信号在所述预充电步骤和所述数据的读取步骤的整个持续时间内具有第一逻辑值，以及在所述读取步骤结束时具有第二逻辑值。7.根据权利要求3所述的电路，其特征在于，所述电路被配置为使得所述第一注入晶体管和所述第二注入晶体管在预充电步骤期间被偏置在截止状态，并且在所述读取步骤结束时被偏置在导通状态。8.根据权利要求7所述的电路，其特征在于，所述第一电路分支和所述第二电路分支包括：第一开关元件，设置在所述电源电压节点和所述第一比较输入之间；第二开关元件，设置在所述电源电压节点和所述第二比较输入之间；锁存器，被配置为在所述读取步骤期间根据所述单元电流和所述参考电流之间的差而不平衡，并且由于不平衡而产生所述第一输出电压和所述第二输出电压；和第三开关元件，设置在所述第一比较输入和所述锁存器之间；和第四开关元件，设置在所述第二比较输入和所述锁存器之间；其中所述第一开关元件和所述...
【专利技术属性】
技术研发人员：C·鲍里诺，A·康特，A·R·M·里帕尼，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利,IT
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