桥接器中枢拼接架构制造技术

提供了使用被嵌入、部署或以其它方式集成到半导体封装衬底中的多管芯互连桥接器，来导电地耦合在半导体封装中所包括的至少三个半导体管芯的系统和方法。多管芯互连桥接器是包括诸如导体、电阻器、电容器和电感器的无源电子组件的无源装置。多管芯互连桥接器将至少三个半导体管芯中所包括的每个半导体管芯可通信地耦合到其余至少三个半导体管芯的至少一些中的每个。多管芯互连桥接器占用半层体封装衬底的表面上的第一区域。耦合到多管芯互连桥接器120的至少三个半导体管芯中的最小管芯占用半导体封装衬底的表面上的第二区域，其中第二区域大于第一区域。

Bridger hub splicing architecture

【技术实现步骤摘要】
桥接器中枢拼接架构
本公开涉及半导体封装。
技术介绍
下一代数据中心正趋向于提供更大计算能力、操作灵活性、和改进的功率效率的系统。由下一代数据中心所呈现的需求的组合对当前通用服务器呈现了相当大的挑战。对缩减的系统复杂性和商业机敏性及可伸缩性的日益增加的需求已增大了对虚拟化的数据中心基础设施的需求，这将对下一代数据服务器提出另外的需求。为满足此类变化的要求，下一代服务器可被设计成解决特定工作负荷矩阵。然而，此类面向任务或面向服务的设计在改进功率效率的同时，损害了此类下一代服务器的长期灵活性。因此，在下一代数据中心中使用的服务器必须有能力提供节省成本的解决方案，其在输送高于传统服务器的改进的功率效率的同时，解决当前和将来计算需求、提供有能力满足演进的操作需要的灵活平台。因物联网（IoT）装置的日益普及所呈现的挑战惊人地类似于因下一代数据中心所呈现的那些挑战。由于差不多数十亿的连接的装置，基于云的基础设施必须快速评估高带宽数据流，并且确定哪些数据可被处理，以及哪些数据可被安全地丢弃。下一代平台共享几个不同的要求：增大的带宽；用于提升增大的功能性的增大的灵活性；改进的功率效率（或缩减的功率消耗）和缩减的占用面积要求。至今为止，设计者可通过在标准印刷电路板上封装另外的组件来解决此类变化的需求。此类单板解决方案中固有的限制不可满意地解决对下一代装置提出的多个需求。此类限制包括：基于互连密度的芯片到芯片带宽限制；芯片之间的长距离迹线的功率需求；以及印刷电路板的增大的物理大小以容纳芯片。系统组件的单片集成提供了潜在的解决方案，然而，此类集成不易于准许系统组件的集成，每个系统组件可能以不同速率演进。例如，使用更新技术来构建的逻辑芯片可能不容易使其本身集成到或适用于具有使用更旧技术构建的存储器芯片的单片制作。常规解决方案因此不能在物理上更小的封装中全部满足对更高带宽、更大功率效率、增大的功能性、和增大的操作灵活性的将来需求。附图说明随着以下具体实施方式进行，并在参考附图时，要求保护的主题的各种实施例的特征和优点将变得显而易见，其中相同标号指示相同部分，并且在附图中：图1A是根据本文中描述的至少一个实施例，包括至少三个半导体管芯的说明性系统的示意图，每个半导体管芯使用至少部分部署在半导体封装衬底中的多管芯互连桥接器而被导电地耦合到其余半导体管芯；图1B是根据本文中描述的至少一个实施例，在图1A中所描绘的说明性系统沿剖面线1B-1B的横截面正视图；图2A是根据本文中描述的至少一个实施例，包括四个半导体管芯的说明性半导体封装200的平面图，每个半导体管芯具有导电地耦合到单个中心定位的多管芯互连桥接器的相应PHY层收发器；图2B是根据本文中描述的至少一个实施例，由如图2A中所描绘的单个中心定位的多管芯互连桥接器所提供的通信通路的示意图；图3是根据本文中描述的至少一个实施例，包括半导体封装的系统的平面图，在所述半导体封装中，仅使用四个多管芯互连桥接器将总共九个半导体管芯可通信地耦合在一起；图4是根据本文中描述的至少一个实施例，包括半导体封装的系统的平面图，在所述半导体封装中，仅使用五个多管芯互连桥接器将总共十六个半导体管芯可通信地耦合在一起；图5A是根据本文中描述的至少一个实施例，具有第一非常规配置的说明性半导体封装的平面图，所述第一非常规配置包括导电地耦合到单个三角形多管芯互连桥接器的三个矩形半导体管芯；图5B是根据本文中描述的至少一个实施例，具有第二非常规配置的说明性半导体封装的平面图，所述第二非常规配置包括导电地耦合到单个十字形多管芯互连桥接器的四个矩形半导体管芯；图5C是根据本文中描述的至少一个实施例，具有第三非常规配置的说明性半导体封装的平面图，所述第三非常规配置包括导电地耦合到单个三角形多管芯互连桥接器的三个三角形半导体管芯；图5D是根据本文中描述的至少一个实施例，具有第四非常规配置的说明性半导体封装的平面图，所述第四非常规配置包括导电地耦合到单个六边形多管芯互连桥接器的六个三角形半导体管芯；图5E是根据本文中描述的至少一个实施例，具有第五非常规配置的说明性半导体封装的平面图，所述第五非常规配置包括导电地耦合到单个十字形多管芯互连桥接器的四个半导体管芯；图6A是根据本文中描述的至少一个实施例，包括半导体封装的说明性系统的平面图，在所述半导体封装中，包括有源管芯的单个多管芯互连桥接器导电地耦合四个半导体管芯；图6B是根据本文中描述的至少一个实施例，在图6A中所描绘的说明性半导体封装沿剖面线6B-6B的横截面正视图；图7是包括芯片中系统（SiC）并且根据本文中描述的至少一个实施例的说明性电子装置的示意图，所述芯片中系统包括如图1到6中所描述的导电地耦合图形处理单元、处理器电路系统和系统存储器的多管芯互连桥接器；图8是根据本文中描述的至少一个实施例，制作合并可通信地耦合至少三个半导体管芯的至少一个多管芯互连桥接器的半导体封装（诸如芯片中系统）的说明性方法的高级流程图；以及图9是根据本文中描述的至少一个实施例，将一个或多个有源管芯导电地耦合到无源多管芯互连桥接器的说明性方法的高级流程图。虽然以下具体实施方式将通过对说明性实施例做出的参考而继续，但其许多备选、修改和变化将对本领域技术人员是显而易见的。具体实施方式本文中描述的系统和方法促进了使用部署在半导体封装衬底的表面中的多管芯互连桥接器来耦合半导体封装内的各种半导体管芯（“小芯片（chiplet）”），并且可通信地耦合三个或更多半导体管芯，使得所述三个或更多半导体管芯中的每个被导电地耦合到其余三个或更多半导体管芯中的每个，并且在至少三个半导体管芯的任何两个之间的导电耦合未通过在至少三个半导体管芯中所包括的任何其它半导体管芯。多管芯互连桥接器可被形成为单独的硅管芯，其在封装制作过程期间至少部分被嵌入半导体封装衬底中。多管芯互连桥接器可在衬底制作过程期间与半导体封装衬底被一体形成。被导电地耦合到多管芯互连桥接器的至少三个半导体管芯中的每个可占用半导体封装衬底的表面上相同或不同的物理区域。多管芯互连桥接器可占用小于至少三个半导体管芯中的物理上最小的半导体管芯的半导体封装衬底的表面的物理区域。导电地耦合至少三个半导体管芯的多管芯互连桥接器的使用在半导体封装衬底上占用极小占用面积，从而准许更大的密度并因此准许缩减的封装占用面积。耦合到桥接器的组分半导体管芯的物理邻近度缩短了互连长度，有益地改进了带宽和功率效率。导电地耦合至少三个半导体管芯的多管芯互连桥接器的使用不要求透硅通孔（TSV）的使用，在与传统硅中介体层（siliconinterposerlayer）相比时，有益地改进了信号质量和带宽。导电地耦合至少三个半导体管芯的多管芯互连桥接器的使用准许精细间距微凸块对高密度通信和更粗糙间距倒装芯片凸块对功率和接地连接的选择性使用。多管芯互连桥接器可仅包括用于将至少三个半导体管芯中的每个直接耦合到其余至少三个半导体管芯的导体。多管芯互连桥接器可包括一个或多个有源元件，诸如在至少三个半导体管芯中的一个或多个与其余至少三个半导体管芯之间的控制电路系统和/或转发器电路系统。多管芯互连桥接器的使用还使至少三个半导体管芯中的每个解耦和，准许在单个封装中使用混合架构管芯—这是使用单片制本文档来自技高网...

【技术保护点】
1.一种半导体封装，包括：具有通过某个厚度所分隔的第一表面和横向相对的第二表面的半导体封装衬底；耦合到所述半导体封装衬底的至少三个半导体管芯；其中所述至少三个半导体管芯中的最小管芯占用所述半导体封装衬底的所述第一表面上的第一物理区域；以及多管芯互连桥接器，所述多管芯互连桥接器包含部署在所述半导体封装衬底的所述第一表面附近并且占用所述半导体封装衬底的所述第一表面的第二物理区域的一个或多个导电构件；其中所述多管芯互连桥接器将所述至少三个半导体管芯的每个导电地耦合到其余所述至少三个半导体管芯的每个；以及其中被所述多管芯互连桥接器所占用的所述第二物理区域小于所述至少三个半导体管芯中的最小管芯的所述第一物理区域。

【技术特征摘要】
2017.12.29 US 15/8577521.一种半导体封装，包括：具有通过某个厚度所分隔的第一表面和横向相对的第二表面的半导体封装衬底；耦合到所述半导体封装衬底的至少三个半导体管芯；其中所述至少三个半导体管芯中的最小管芯占用所述半导体封装衬底的所述第一表面上的第一物理区域；以及多管芯互连桥接器，所述多管芯互连桥接器包含部署在所述半导体封装衬底的所述第一表面附近并且占用所述半导体封装衬底的所述第一表面的第二物理区域的一个或多个导电构件；其中所述多管芯互连桥接器将所述至少三个半导体管芯的每个导电地耦合到其余所述至少三个半导体管芯的每个；以及其中被所述多管芯互连桥接器所占用的所述第二物理区域小于所述至少三个半导体管芯中的最小管芯的所述第一物理区域。2.如权利要求1所述的半导体封装，其中被包含在所述多管芯互连桥接器中的所述一个或多个导电构件导电地耦合所述至少三个半导体管芯而未通过被包含在至少三个硅管芯中的任何中间半导体管芯。3.如权利要求1所述的半导体封装，其中所述多管芯互连桥接器限定所述至少三个半导体管芯的每个与其余所述至少三个半导体管芯之间的最短距离。4.如权利要求1所述的半导体封装，其中所述多管芯互连桥接器包括以下项中的至少一项：至少部分嵌入所述半导体封装衬底的所述第一表面中的硅管芯、和与所述半导体封装衬底被一体形成的硅桥接器。5.如权利要求1到4中任一项所述的半导体封装，进一步包括可通信地耦合到所述多管芯互连桥接器的有源管芯。6.如权利要求5所述的半导体封装，其中所述有源管芯包括以下项中的至少一项：控制电路系统或转发器电路系统。7.一种半导体封装制作方法，包括：部署多管芯互连桥接器，所述多管芯互连桥接器包含半导体封装衬底的第一表面附近的多个导电构件，所述多管芯互连桥接器占用所述半导体封装衬底的所述第一表面的第一物理区域；以及将至少三个半导体管芯的每个导电地耦合到所述多管芯互连桥接器，使得所述多个导电构件将所述至少三个半导体管芯的每个导电地耦合到其余所述至少三个半导体管芯；其中所述至少三个半导体管芯中的最小管芯占用所述半导体封装衬底的所述第一表面上的第二物理区域；以及其中被所述多管芯互连桥接器所占用的所述第一物理区域小于所述至少三个半导体管芯中的最小管芯的所述第二物理区域。8.如权利要求7所述的方法，其中形成包含半导体封装衬底的第一表面附近的多个导电构件的多管芯互连桥接器进一步包括：形成包含半导体封装衬底的第一表面附近的多个导电构件的多管芯互连桥接器，使得被包含在所述多管芯互连桥接器中的所述多个导电构件导电地耦合所述至少三个半导体管芯而未通过被包含在所述至少三个硅管芯中的任何中间半导体管芯。9.如权利要求7所述的方法，其中将至少三个半导体管芯的每个导电地耦合到所述多管芯互连桥接器进一步包括：将至少三个半导体管芯的每个导电地耦合到限定所述至少三个半导体管芯的每个与其余所述至少三个半导体管芯之间的最短距离的所述多管芯互连桥接器。10.如权利要求7所述的方法，其中部署包含半导体封装衬底的第一表面附近的多个导电构件的多管芯互连桥接器包括以下操作中的至少一个：在所述半导体封装衬底的所述第一表面中至少部分嵌入硅管芯以提供所述多管芯互连桥接器；以及在所述半导体封装衬底的厚度中形成一体式硅桥接器。11.如权利要求7至10中任一项所述的方法，进一步包括：将至少一个有源半导体管芯导电地耦合到所述多管芯互连桥接器。12.如权利要求11所述的方法，其中将至少一个有源半导体管芯导电地耦合到所述多管芯互连桥接器包括：将包含控制电路系统和转发器电路系统中的至少一个的至少一个有源半导体管芯导电地耦合到所述多管芯互连桥接器。13.一种半导体封装制作系统，包括：用于部署多管芯互连桥接器的部件，所述多管芯互连桥接器包含半导体封装衬底的第一表...

【专利技术属性】
技术研发人员：AP科林斯，DA劳拉恩，W戈梅斯，RV马哈詹，S沙兰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US