电路设计方法及相关的计算机程序产品技术

本发明专利技术公开了一种电路设计方法，其包括以下步骤：设计多个路径，其中每一个路径上包含了多个电路组件；分别判断该多个路径在讯号传输上是否有时序余裕，并决定出具有时序余裕的至少一特定路径；以及将该特定路径上的至少一特定组件替换为可组态逻辑门阵列单元，其中该可组态逻辑门阵列单元所被设置的功能相同于该特定组件。

Circuit Design Method and Related Computer Programming Products

【技术实现步骤摘要】
电路设计方法及相关的计算机程序产品
本专利技术有关于电路设计，尤指一种关于工程变更指令(EngineeringChangOrders，ECO)的电路设计方法。
技术介绍
在传统的电路设计中，由于在芯片布局完成以及完成光罩制作的后可能会接收到工程变更指令以要求更改部分组件的功能，因此，在电路设计时间通常会在芯片的剩余空间放置一些标准备用组件，例如逻辑闸、反相器、缓冲器...等等，以使得在接收到该工程变更指令的后可以通过改变连接线的方式来利用这些标准备用组件以达成电路功能变更的目的。举例来说，假设电路路径中的反相器需要被替换为缓冲器，则工程师可以通过将该反相器的输入端及输出端分别连接到原本作为备用组件的缓冲器的输入端及输出端，以达成组件功能替换的需求，且这些设计变化仅需要变动到些金属层光罩。然而，由于这些标准备用组件不一定是位于需要变更的电路路径的附近，因此，该电路路径可能会因为需要连接到标准备用组件而造成讯号传输路径的大幅增加，而有可能造成时序的违规。
技术实现思路
因此，本专利技术的目的的在于提供一种电路设计，其通过主动将电路路径中的部分组件替换为具有相同功能的可组态逻辑门阵列单元(configurablegatearraycell)，以解决上述因为工程变更指令而造成时序违规的问题。在本专利技术的个实施例中，揭露一种电路设计方法，其包括以下步骤：设计多个路径，其中每一个路径上包含了多个电路组件；分别判断该多个路径在讯号传输上是否有时序余裕，并决定出具有时序余裕的至少一特定路径；以及将该特定路径上的至少一特定组件替换为可组态逻辑门阵列单元，其中该可组态逻辑门阵列单元所被设置的功能相同于该特定组件。在本专利技术的另一个实施例中，揭露了一种计算机程序产品，经由计算机执行该程序以执行以下步骤：在该计算机的屏幕上显示用户接口，其中该用户接口包含多个电路设计图像、时序分析图像以及可组态逻辑门阵列单元替换图像；当接收到用户通过该用户接口的该多个电路设计图像的指令的后，在该用户接口上显示出该用户所设计的多个路径，其中每一个路径上包含了多个电路组件；当接收到该用户通过该用户接口的该时序分析图像的指令的后，分别判断该多个路径在讯号传输上是否有时序余裕，并决定出具有时序余裕的至少一特定路径；以及当接收到该用户通过该用户接口的该可组态逻辑门阵列单元替换图像的指令的后，将该特定路径上的至少一特定组件替换为可组态逻辑门阵列单元，其中该可组态逻辑门阵列单元所被设置的功能相同于该特定组件。附图说明图1为依据本专利技术实施例的电路设计方法的流程图。图2为根据本专利技术实施例的电路设计的示意图。图3，其为根据本专利技术实施例的接收到工程变更指令后对图2所示的路径中的组件进行功能变更的示意图。图4为根据本专利技术另一实施例的电路设计的示意图。图5，其为根据本专利技术实施例的接收到工程变更指令后对图4所示的路径中的组件进行功能变更的示意图。图6所示为根据本专利技术实施例的显示于该计算机的屏幕上的用户接口的示意图。图7为根据本专利技术实施例的计算机程序产品的操作流程图。其中，附图标记说明如下：102～112、122、124、126、700～708步骤210、220、230、410、420路径212、216、222、226、232、236、412、正反器416、422、426214、224、234、414、424缓冲器254、264、454具有缓冲器功能的可组态逻辑门阵列单元264’、454’具有反相器功能的可组态逻辑门阵列单元402备用缓冲器600用户接口602电路显示区域610_1～610_N多个电路设计图像620时序分析图像630可组态逻辑门阵列单元替换图像具体实施方式请参考图1，图1为依据本专利技术实施例的电路设计方法的流程图，参考图1，电路设计方法的流程叙述如下。首先，在步骤102中，用户通过使用缓存器传输级(RegisterTransferLevel，RTL)语言来进行电路设计，其中该电路设计可包含多个路径，其中每一个路径上包含了多个电路组件。在步骤104中，用户在该多个路径周边设置多个备用组件，其中该些备用组件可以是标准备用组件，例如逻辑闸、反相器、缓冲器...等等。在步骤106中，缓存器传输级的电路设计连同多个限制条件开始进行逻辑合成(synthesis)，其中该些限制条件可以是频率频率、接脚功能…等等由工程师输入的设定参数。在步骤108中，逻辑合成后的电路通过电路自动布局，亦即电路组件的置入以及绕线，来完成电路实体设计。在完成电路实体设计的后，于步骤110中会进行电路设计中的组件置换，具体来说，步骤110可以另外包含三个步骤122、124、126，其中步骤122用来进行时序相关的组件置换，亦即使用一些速度较快的组件来取代时序违规路径上的组件，其代价是芯片面机会较大且可能需要较大的功耗；步骤124用来进行功率相关的组件置换，亦即使用漏电流较小或速度较慢的组件来取代原本时序有余裕的路径上的组件，以在不影响时序的情形下减少漏电流；步骤126用来进行工程变更指令相关的组件置换，以在不影响电路操作的情形下使用可组态逻辑门阵列单元(configurablegatearraycell)来替换该多个路径中的部分组件，以利后续若是接收到进行工程变更指令时可以快速顺利地完成变更设计。最后，在完成步骤108、110的后，流程进入步骤112以结束此电路设计，而相关的电路实体设计后续可直接进行后续的光罩制作。由于本专利技术着重在步骤126中有关于工程变更指令相关的组件置换，因此以下的实施例说明以步骤126来做为说明，其余步骤的相关内容在此不予赘述。图2为根据本专利技术实施例的电路设计的示意图。如图2所示，在一开始的设计中，例如图1所示的步骤102～106，电路包含了三个路径210、220、230，其中路径210包含了两个正反器212、216以及缓冲器214、路径220包含了两个正反器222、226以及缓冲器224、且路径230包含了两个正反器232、236以及缓冲器234。接着，在步骤126中，在经由时序分析的后发现路径210、230具有时序余裕，因此，本实施例将路径210中的缓冲器214以及路径230中的缓冲器234分别以可组态逻辑门阵列单元254、264来替换，且可组态逻辑门阵列单元254、264被设置为具有缓冲器的功能。在本实施例中，可组态逻辑门阵列单元254、264本身可通过一个或少数金属层的设计来决定其功能，具体来说，在第一种金属层设计下，可组态逻辑门阵列单元254、264可具有缓冲器的功能；而在第二种金属层设计下，可组态逻辑门阵列单元254、264可具有反相器的功能…等等。由于可组态逻辑门阵列单元有许多种实施方式，且其实际的电路架构已为本领域具有通常知识者所熟知，故相关的细节在此不予赘述。此外，在一般情况下，由于可组态逻辑门阵列单元254、264可支持多种组件功能，故可组态逻辑门阵列单元254、264相较于原本的缓冲器214、234需要较大的芯片面积，且也有可能影响到路径210、230的时序。因此，在可组态逻辑门阵列单元的替换过程中需要考虑到对芯片面积以及时序的影响，在本实施例中，假设芯片面积的增加均在容许的范围的内(即，芯片面积的增加幅度在限制范围内)，路径210、230被判断为具有本文档来自技高网...

【技术保护点】
1.一种电路设计方法，包括：设计多个路径，其中每一个路径上包含了多个电路组件；分别判断该多个路径在讯号传输上是否有时序余裕，并决定出具有时序余裕的至少一特定路径；以及将该特定路径上的至少一特定组件替换为可组态逻辑门阵列单元，其中该可组态逻辑门阵列单元所被设置的功能相同于该特定组件。

【技术特征摘要】
2018.01.02 TW 1071000191.一种电路设计方法，包括：设计多个路径，其中每一个路径上包含了多个电路组件；分别判断该多个路径在讯号传输上是否有时序余裕，并决定出具有时序余裕的至少一特定路径；以及将该特定路径上的至少一特定组件替换为可组态逻辑门阵列单元，其中该可组态逻辑门阵列单元所被设置的功能相同于该特定组件。2.如权利要求1所述的电路设计方法，其特征在于，分别判断该多个路径在讯号传输上是否有时序余裕的步骤包括：针对每一个路径，判断若是将该路径上的特定组件替换为该可组态逻辑门阵列单元的后是否会造成时序违规，以判断该路径是否具有时序余裕。3.如权利要求1所述的电路设计方法，其特征在于，分别判断该多个路径在讯号传输上是否有时序余裕，并决定出具有时序余裕的该至少一特定路径的步骤包括：分别判断该多个路径在讯号传输上是否有时序余裕以及芯片面积是否符合限制条件，以决定出该至少一特定路径。4.如权利要求3所述的电路设计方法，其特征在于，分别判断该多个路径在讯号传输上是否有时序余裕以及芯片面积是否符合该限制条件，以决定出该至少一特定路径的步骤包括：针对每一个路径，判断若是将该路径上的特定组件替换为该可组态逻辑门阵列单元的后是否会造成时序违规，以判断该路径是否具有时序余裕；针对每一个路径，判断若是将该路径上的特定组件替换为该可组态逻辑门阵列单元的后是否会使得芯片面积超出该限制条件；以及将具有时序余裕以及芯片面积符合该限制条件的路径作为该至少一特定路径。5.如权利要求1所述的电路设计方法，另包括：当接收到工程变更指令以要求将该特定路径中的该特定组件替换为具有另一功能的组件时，通过变更金属层的连接方式以使得该可组态逻辑门阵列单元具有另一功能。6.如权利要求1所述的电路设计方法，另包括：设置备用组件，其中该备用组件在默认状态下并未连接到该多个路径；当接收到工程变更指令以要求将该多个路径中的第一路径中的第一组件替换为具有另一功能的组件时，通过变更金属层的连接方式以使得该可组态逻辑门阵列单元具有另一功能，并将该可组态逻辑门阵列单元连接至该第一路径以替换该第一组件，以及将该备用组件连接至该特定路径以替换该可组态逻辑门阵列单元。7.权利要求6所述的电路设计方法，其特征在于，该备用组件与该第一组件的距离大于该备用组件与该特定组件之间的距离。8.如权利要求6所述的电路设计方法，其特征在于，将该特定路径上的该至少一特定组件替换为该可组态逻辑门阵列单元的步骤在该电路设计的电路布局阶段的后才进行。9.一种计算机程序产品，经由计算机执行该程序以执行以下步骤：在该计算机的屏幕上显示用户接口，其中该用户接口包含多个电路设计图像、时序...

【专利技术属性】
技术研发人员：戴士翔，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾,71