【技术实现步骤摘要】
用于点积操作的系统、方法和装置
本专利技术的领域总体上涉及计算机处理器架构，更具体地涉及矩阵操纵。
技术介绍
在诸如机器学习和其他批量数据处理之类的计算任务中，矩阵正变得日益重要。附图说明在所附附图中以示例方式而非限制方式说明本专利技术，在附图中，类似的附图标记指示类似的要素，其中：图1A和图1B图示经配置的片(tile)的实施例；图2图示矩阵存储的若干示例；图3图示利用矩阵(片)操作加速器的系统的实施例；图4和图5示出如何使用矩阵操作加速器来共享存储器的不同实施例；图6图示使用片的矩阵乘法累加(“TMMA”)操作的实施例；图7图示链式融合乘法累加指令的迭代的执行的子集的实施例；图8图示链式融合乘法累加指令的迭代的执行的子集的实施例；图9图示链式融合乘法累加指令的迭代的执行的子集的实施例；图10图示链式融合乘法累加指令的迭代的执行的子集的实施例；图11图示根据实施例的尺寸为2的幂的SIMD实现方式，其中，累加器使用比至乘法器的输入的尺寸大的输入尺寸；图12图示利用矩阵操作电路的系统的实施例；图13图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作；图...
【技术保护点】
1.一种处理器，包括：解码装置，用于对指令解码，所述指令具有用于标识第一源矩阵操作数、第二源矩阵操作数和目的地矩阵对操作数的字段；以及执行装置，用于执行经解码的指令，以便：通过对来自所标识的第一源矩阵操作数和所标识的第二源矩阵操作数的数据元素执行点积操作来计算结果；以及将所述结果累加到所述目的地矩阵对操作数的数据元素位置中，其中，所述目的地矩阵对操作数的数据元素位置比所标识的第一源矩阵操作数和所标识的第二源矩阵操作数的数据元素的尺寸大。
【技术特征摘要】
2017.12.29 US 15/859,2711.一种处理器，包括：解码装置，用于对指令解码，所述指令具有用于标识第一源矩阵操作数、第二源矩阵操作数和目的地矩阵对操作数的字段；以及执行装置，用于执行经解码的指令，以便：通过对来自所标识的第一源矩阵操作数和所标识的第二源矩阵操作数的数据元素执行点积操作来计算结果；以及将所述结果累加到所述目的地矩阵对操作数的数据元素位置中，其中，所述目的地矩阵对操作数的数据元素位置比所标识的第一源矩阵操作数和所标识的第二源矩阵操作数的数据元素的尺寸大。2.如权利要求1所述的处理器，其中，来自所标识的第一源矩阵操作数和所标识的第二源矩阵操作数的数据元素是有符号双字元素，并且其中，来自所标识的目的地矩阵操作数的数据元素是四字。3.如权利要求1所述的处理器，其中，执行电路包括多个融合乘法加法器。4.如权利要求1-3中的任一项所述的处理器，其中，所标识的目的地矩阵对操作数包括紧缩数据寄存器组的对。5.如权利要求4所述的处理器，其中，所述紧缩数据寄存器组的对中的第一组用于存储矩阵的连续列的第一半，并且所述紧缩数据寄存器组的对中的第二组用于存储所述矩阵的连续列的第一半。6.如权利要求4所述的处理器，其中，所述紧缩数据寄存器组的对中的第一组用于存储矩阵的连续行的第一半，并且所述紧缩数据寄存器组的对中的第二组用于存储所述矩阵的连续行的第一半。7.如权利要求4所述的处理器，其中，所述紧缩数据寄存器组的对中的第一组用于存储矩阵的交错列的第一半，并且所述紧缩数据寄存器组的对中的第二组用于存储所述矩阵的交错列的第一半。8.如权利要求4所述的处理器，其中，所述紧缩数据寄存器组的对中的第一组用于存储矩阵的交错行的第一半，并且所述紧缩数据寄存器组的对中的第二组用于存储所述矩阵的交错行的第一半。9.如权利要求1-8所述的处理器，其中，当所标识的目的地矩阵对操作数的行数与所标识的第一源矩阵操作数的行数不同时，错误被生成。10.如权利要求1-8所述的处理器，其中，当所标识的目的地矩阵对操作数的列数与所标识的第二源矩阵操作数的列数不同时，错误被生成。11.如权利要求1-10中的任一项所述的处理器，其中，所述执行装置进一步用于使不具有累加值的数据元素位置归零。12.一种方法，包括：对指令解码，所述指令具有用于标识第一源矩阵操作数、第二源矩阵操作数和目的地矩阵对操作数的字段；以及执行经解码的指令，以便：通过对来自所标识的第一源矩阵操作数和所标识的第二源矩阵操作数的数据元素执行点积操作来计算结果；以及将所述结果累加到所述目的地矩阵对操作数的数据元素位置中，其中，所述目的地矩阵对操作数的数据元素位置比所标识的...
【专利技术属性】
技术研发人员：R·萨德，S·卢巴诺维奇，A·格雷德斯廷，Z·斯波比尔，A·海内克，R·凡伦天，M·J·查尼，B·托尔，J·科巴尔，E·乌尔德阿迈德瓦尔，M·阿德尔曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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