包括着落垫的半导体器件制造技术

一种半导体器件包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分，并且将所述多个着落垫当中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。

Semiconductor devices including landing pads

【技术实现步骤摘要】
包括着落垫的半导体器件
本专利技术构思涉及半导体器件，更具体地，涉及包括用于将衬底的有源区域与电容器的下电极连接的着落垫(landingpad)的半导体器件。
技术介绍
随着半导体器件的集成度增加，半导体器件的元件的设计规则减少。在高度地按比例缩放的半导体器件中，多个布线的剖面面积以及其间的接触插塞的剖面面积正逐渐减小。因此，当通过接触插塞将电容器下电极(其形成在具有减小的剖面面积的接触插塞上)连接到衬底的有源区域时，发生着落垫(其将接触插塞与电容器下电极连接)的桥现象(bridgephenomenon)。
技术实现思路
本专利技术构思提供了防止相邻着落垫之间的桥故障的半导体器件。根据本专利技术构思的一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分并将所述多个着落垫中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及在所述多个导电线结构与所述多个着落垫之间的导电阻挡层，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。根据本专利技术构思的另一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；围绕所述多个着落垫的着落垫绝缘图案；在所述多个导电线结构与所述多个着落垫之间的导电阻挡层；以及绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上、在所述多个导电线结构与导电阻挡层之间，并具有在平行于衬底的上表面且垂直于第一方向的第二方向上的小于第二方向上的下部宽度的上部宽度，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。根据本专利技术构思的另一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上并具有大于上部宽度的下部宽度；多个接触插塞，所述多个接触插塞在所述多个导电线结构之间形成在衬底上，连接到有源区域，并具有第一宽度；以及多个着落垫，所述多个着落垫分别连接到所述多个接触插塞，并包括具有第二宽度的下部区域，第二宽度大于第一宽度。附图说明本专利技术构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：图1是根据本专利技术构思的示例实施方式的半导体器件的单元阵列区域的示意性平面布局；图2是根据本专利技术构思的示例实施方式的半导体器件的主要剖视图；图3是用于描述根据本专利技术构思的示例实施方式的半导体器件的主要部分的放大图；图4是用于描述根据本专利技术构思的示例实施方式的半导体器件的主要部分的俯视图；图5是用于描述制造根据本专利技术构思的示例实施方式的半导体器件的主要部分的方法的放大图；图6是根据本专利技术构思的示例实施方式的半导体器件的主要剖视图；图7是根据本专利技术构思的示例实施方式的半导体器件的主要剖视图；图8是根据本专利技术构思的示例实施方式的半导体器件的主要部分的构造的布局；图9是沿图8的线B-B'截取的剖视图；图10是图9的部分B的放大剖视图；图11是在图10的第一高度处截取的水平剖视图；图12是根据本专利技术构思的示例实施方式的半导体器件的剖视图；图13至17是用于描述制造根据本专利技术构思的示例实施方式的半导体器件的方法的剖视图；图18是用于描述制造根据本专利技术构思的示例实施方式的半导体器件的方法的剖视图；图19是用于描述制造根据本专利技术构思的示例实施方式的半导体器件的方法的剖视图；图20至22是用于描述制造根据本专利技术构思的示例实施方式的半导体器件的方法的剖视图；以及图23是用于描述制造根据本专利技术构思的示例实施方式的半导体器件的方法的剖视图。具体实施方式图1是根据本专利技术构思的示例实施方式的半导体器件10的单元阵列区域的示意性平面布局。例如，图1的布局可以应用于半导体存储器件中的具有6F2的单位单元尺寸的存储单元。这里，F表示最小光刻特征尺寸。参照图1，半导体器件10包括多个有源区域AC。多个字线WL沿着第一方向(图1中的X方向)交叉所述多个有源区域AC平行延伸。所述多个字线WL可以以相等的间隔布置。多个位线BL设置在所述多个字线WL上，并且沿着交叉第一方向的第二方向(图1中的Y方向)平行延伸。所述多个位线BL通过多个直接接触DC连接到所述多个有源区域AC。在示例实施方式中，所述多个位线BL可以平行布置并具有3F的节距。在示例实施方式中，所述多个字线WL可以平行布置并具有2F的节距。多个掩埋接触BC可以被构造成从所述多个位线BL中的两个相邻位线BL之间的区域延伸到所述两个相邻位线BL中的一个上的接触结构。在示例实施方式中，所述多个掩埋接触BC可以沿着第一方向和第二方向布置成行。在示例实施方式中，所述多个掩埋接触BC可以沿着第二方向以相等的间隔布置。多个着落垫LP的每个垂直重叠从所述多个位线BL当中选择的一个位线BL地形成。图2是根据本专利技术构思的示例实施方式的半导体器件100的主要剖视图。半导体器件100的单元阵列区域可以具有图1的布局。图2是与图1的线A-A'的剖面对应的一些元件的剖视图，并且示出了显示本专利技术构思的示例实施方式的技术特征的主要部分。参照图2，半导体器件100包括衬底110，衬底110包括由隔离层114限定的有源区域116。衬底110可以包括硅(Si)，例如单晶硅、多晶硅或非晶硅。在示例实施方式中，衬底110可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)。在示例实施方式中，衬底110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。多个导电线142形成在衬底110上且其间具有绝缘层146以与衬底110分开。所述多个导电线142可以在衬底110上沿着一个方向(Y方向)平行地延伸。所述多个导电线142由单层示出，但是可以形成为双层、三层或更多的多层结构而不限于此。在示例实施方式中，所述多个导电线142可以构成多个位线。所述多个导电线142的每个可以对应于图1的位线BL。绝缘盖线144形成在所述多个导电线142的每个上。一个导电线142和覆盖所述一个导电线142的一个绝缘盖线144构成一个导电线结构140。多个导电线结构140的每个的两个侧壁被绝缘间隔物结构150覆盖。绝缘间隔物结构150可以包括第一绝缘间隔物至第三绝缘间隔物152、154和156。绝缘间隔物结构150由三层示出，但可以是单层结构、双层结构、或四层或者更多的多层结构而不限于此。在本专利技术构思的示例实施方式中，第二绝缘间隔物154可以是空气间隔物。电连接且物理连接到衬底110的有源区域116的多个直接接触130形成在所述多个导电线结构140的各底部处。所述多个直接接触130可以电连接且物理连接到所述多个导电线结构140中的一些。所述多个直接接触130可以连接到所述多个导电线结构140中的一些地在面对衬底110的方向(与Z方向相反的方向)上比绝缘层本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：包括有源区域的衬底；沿着平行于所述衬底的上表面的第一方向在所述衬底上延伸的多个导电线结构；在所述衬底上形成于所述多个导电线结构之间并连接到所述有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分并将所述多个着落垫当中的第一着落垫与邻近于所述第一着落垫的第二着落垫电分离；以及导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，其中阻挡底切区域形成在所述着落垫绝缘图案和所述导电阻挡层彼此接触的部分中。

【技术特征摘要】
1.一种半导体器件，包括：包括有源区域的衬底；沿着平行于所述衬底的上表面的第一方向在所述衬底上延伸的多个导电线结构；在所述衬底上形成于所述多个导电线结构之间并连接到所述有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分并将所述多个着落垫当中的第一着落垫与邻近于所述第一着落垫的第二着落垫电分离；以及导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，其中阻挡底切区域形成在所述着落垫绝缘图案和所述导电阻挡层彼此接触的部分中。2.根据权利要求1所述的半导体器件，其中所述着落垫绝缘图案包括填充所述阻挡底切区域并向外凸出的凸起。3.根据权利要求1所述的半导体器件，其中所述第一着落垫垂直地重叠所述多个导电线结构的在平行于所述衬底的所述上表面且垂直于所述第一方向的第二方向上的第一宽度的一部分，以及所述第二着落垫垂直地重叠所述多个导电线结构的在所述第二方向上的整个第一宽度。4.根据权利要求3所述的半导体器件，其中，当从垂直于所述衬底的所述上表面的第三方向上被观察时，所述第二着落垫的最上表面重叠导电阻挡层的与邻近于所述第二着落垫的所述第一着落垫接触的部分。5.根据权利要求3所述的半导体器件，还包括：绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上以及在所述多个导电线结构与所述导电阻挡层之间，其中所述着落垫绝缘图案包括围绕所述第一着落垫的第一着落垫绝缘区域以及围绕所述第二着落垫的第二着落垫绝缘区域，以及其中所述导电阻挡层不设置在所述第二着落垫绝缘区域与所述绝缘间隔物结构之间。6.根据权利要求5所述的半导体器件，其中所述第二着落垫绝缘区域和所述绝缘间隔物结构彼此接触。7.根据权利要求5所述的半导体器件，其中所述绝缘间隔物结构包括顺序地设置在所述多个导电线结构的下侧壁上的第一绝缘间隔物至第三绝缘间隔物以及设置在所述多个导电线结构的上侧壁上的第四绝缘间隔物。8.根据权利要求7所述的半导体器件，其中所述第四绝缘间隔物的一部分与所述第二着落垫绝缘区域接触。9.根据权利要求7所述的半导体器件，其中所述着落垫绝缘图案的底表面在比所述第二绝缘间隔物的上表面的高度更高的高度处，以及其中所述多个着落垫在与所述第二绝缘间隔物的所述上表面的高度相同的高度处的在所述第二方向上的第三宽度小于所述多个着落垫在比所述第二绝缘间隔物的所述上表面的高度更高的高度处且在比所述着落垫绝缘图案的所述底表面的高度更低的高度处的在所述第二方向上的第二宽度。10.一种半导体器件，包括：包括有源区域的衬底；沿着平行于所述衬底的上表面的第一方向在所述衬底上延伸的多个导电线结构；在所述衬底上形成于所述多个导电线结构之间并连接到所述有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；围绕所述多个着落垫的着落垫绝缘图案；导电阻挡层，其在所述多个导电线结构与所...

【专利技术属性】
技术研发人员：金大益，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR