栅极驱动单元、方法、栅极驱动模组、电路及显示装置制造方法及图纸

本发明专利技术提供一种栅极驱动单元、方法、栅极驱动模组、电路及显示装置。所述栅极驱动单元包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和下拉节点的电位的控制下，控制上拉控制节点的电位，并在上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制上拉节点的电位为有效电压。本发明专利技术结构简单，并解决长时间顺序补偿会带来扫面线的问题。

【技术实现步骤摘要】
栅极驱动单元、方法、栅极驱动模组、电路及显示装置
本专利技术涉及显示驱动
，尤其涉及一种栅极驱动单元、方法、栅极驱动模组、电路及显示装置。
技术介绍
现有的应用于具有外部补偿功能的像素电路的栅极驱动单元通常要由以下三个子电路组合而成：生成栅极驱动信号的栅极驱动子电路、生成检测信号的检测信号生成子电路(在空白时间段，检测信号的电位为有效电压，在显示周期，所述检测信号为无效电压)，以及输出该栅极驱动信号和该检测信号的复合脉冲信号(该复合脉冲信号即为外部补偿控制信号)，这样电路的结构非常复杂，无法满足高分辨率窄边框的要求；同时现有的栅极驱动电路是顺序扫描补偿的，但是长时间顺序补偿会在空白时间段带来扫面线(由于在对一级栅极驱动单元进行外部补偿时，在空白时间段，当所述外部补偿控制信号的电位为有效电压时，该行像素电路显示黑或白，则如果顺序补偿的话，会带来扫面线)。并且，在现有的栅极驱动单元中，在空白时间段中，上拉节点的电位不能被充分拉高，会导致输出异常。
技术实现思路
本专利技术的主要目的在于提供一种栅极驱动单元、方法、栅极驱动模组、电路及显示装置，解决现有的栅极驱动单元结构复杂，不利于实现窄边框，并解决现有技术中长时间顺序补偿会带来扫面线的问题。为了达到上述目的，本专利技术提供了一种栅极驱动单元，包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，其中，所述上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制所述上拉节点的电位为有效电压；所述下拉节点控制电路用于控制所述下拉节点的电位；所述外部补偿控制信号输出电路用于在所述上拉节点的电位的控制下，控制所述外部补偿控制信号输出端与外部补偿时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与第一电压端之间连通；所述栅极驱动信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端输出栅极驱动信号。实施时，所述本级驱动信号的波形与所述栅极驱动信号的波形相同。实施时，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；所述第一节点控制子电路用于在所述使能信号的控制下，控制第一节点接入所述本级驱动信号，并控制维持所述第一节点的电位；所述第二节点控制子电路用于在所述第二时钟信号的控制下，控制第二节点的电位；所述第三节点控制子电路用于在所述第二节点的电位的控制下，控制第三节点与第二电压端之间连通；所述上拉控制节点控制子电路用于在所述第一节点的电位的控制下，控制所述上拉控制节点与所述第一时钟信号端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉控制节点与所述第三节点之间连通；所述上拉控制子电路用于在所述上拉控制节点的电位的控制下，控制所述上拉节点与第三电压端之间连通。实施时，所述第二节点控制子电路还用于在所述第一时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通。实施时，所述第一节点控制子电路包括第一控制晶体管和储能电容；所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极接入所述本级驱动信号，所述第一控制晶体管的第二极与所述第一节点连接；所述储能电容的第一端与所述第一节点连接，所述储能电容的第二端与所述上拉控制节点连接。实施时，所述第二节点控制子电路包括第二控制晶体管；所述第二控制晶体管的控制极和所述第二控制晶体管的第一极都与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述第二节点连接。实施时，所述第二节点控制子电路还包括第二节点复位晶体管；所述第二节点复位晶体管的控制极与所述第一时钟信号端连接，所述第二节点复位晶体管的第一极与所述第二节点连接，所述第二节点复位晶体管的第二极与所述第二电压端连接。实施时，所述第三节点控制子电路包括第三控制晶体管；所述第三控制晶体管的控制极与所述第二节点连接，所述第三控制晶体管的第一极与所述第三节点连接，所述第三控制晶体管的第二极与所述第二电压端连接；所述上拉控制节点控制子电路包括第四控制晶体管和第五控制晶体管；所述第四控制晶体管的控制极与所述第一节点连接，所述第四控制晶体管的第一极与所述第一时钟信号端连接，所述第四控制晶体管的第二极与所述上拉控制节点连接；所述第五控制晶体管的控制极与所述下拉节点连接，所述第五控制晶体管的第一极与所述上拉控制节点连接，所述第五控制晶体管的第二极与所述第三节点连接；所述上拉控制子电路包括上拉控制晶体管；所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极与所述上拉节点连接，所述上拉控制晶体管的第二极与所述第三电压端连接。实施时，本专利技术所述的栅极驱动单元还包括上拉节点控制电路；所述上拉节点控制电路分别与输入端、复位端、所述上拉节点、所述下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通，并用于维持所述上拉节点的电位。实施时，所述上拉节点控制电路包括第一上拉节点控制晶体管、第二上拉节点控制晶体管、第三上拉节点控制晶体管、第四上拉节点控制晶体管、第一存储电容和第二存储电容，其中，所述第一上拉节点控制晶体管的控制极与所述输入端连接，所述第一上拉节点控制晶体管的第一极与所述第三电压端连接，所述第一上拉节点控制晶体管的第二极与所述上拉节点连接；所述第二上拉节点控制晶体管的控制极与所述复位端连接，所述第二上拉节点控制晶体管的第一极与所述上拉节点连接，所述第二上拉节点控制晶体管的第二极与所述第四电压端连接；所述第三上拉节点控制晶体管的控制极与所述空白区复位端连接，所述第三上拉节点控制晶体管的第一极与所述上拉节点连接，所述第三上拉节点控制晶体管的第二极与所述第四电压端连接；所述第四上拉节点控制晶体管的控制极与所述下拉节点连接，所述第四上拉节点控制晶体管的第一极与所述上拉节点连接，所述第四上拉节点控制晶体管的第二极与所述第四电压端连接；所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述外部补偿控制信号输出端连接；所述第二存储电容的第一端与所述上拉节点连接，所述第二存储电容的第二端与所述栅极驱动信号输出端连接。实施时，所述下拉节点控制电路分别与第一控制电压端、所述上拉节点、所述下拉节点、所述第一节点、所述第一时钟信号端、所述输入端和第五电压端连接，用于在第一控制电压端输入的第一控制电压和所述上拉节点的电位的控制下，控制所述下拉节点的电位，并在所述第一节本文档来自技高网...

【技术保护点】
1.一种栅极驱动单元，其特征在于，包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，其中，所述上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制所述上拉节点的电位为有效电压；所述下拉节点控制电路用于控制所述下拉节点的电位；所述外部补偿控制信号输出电路用于在所述上拉节点的电位的控制下，控制所述外部补偿控制信号输出端与外部补偿时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与第一电压端之间连通；所述栅极驱动信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端输出栅极驱动信号。

【技术特征摘要】
1.一种栅极驱动单元，其特征在于，包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，其中，所述上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制所述上拉节点的电位为有效电压；所述下拉节点控制电路用于控制所述下拉节点的电位；所述外部补偿控制信号输出电路用于在所述上拉节点的电位的控制下，控制所述外部补偿控制信号输出端与外部补偿时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与第一电压端之间连通；所述栅极驱动信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端输出栅极驱动信号。2.如权利要求1所述的栅极驱动单元，其特征在于，所述本级驱动信号的波形与所述栅极驱动信号的波形相同。3.如权利要求1所述的栅极驱动单元，其特征在于，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；所述第一节点控制子电路用于在所述使能信号的控制下，控制第一节点接入所述本级驱动信号，并控制维持所述第一节点的电位；所述第二节点控制子电路用于在所述第二时钟信号的控制下，控制第二节点的电位；所述第三节点控制子电路用于在所述第二节点的电位的控制下，控制第三节点与第二电压端之间连通；所述上拉控制节点控制子电路用于在所述第一节点的电位的控制下，控制所述上拉控制节点与所述第一时钟信号端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉控制节点与所述第三节点之间连通；所述上拉控制子电路用于在所述上拉控制节点的电位的控制下，控制所述上拉节点与第三电压端之间连通。4.如权利要求3所述的栅极驱动单元，其特征在于，所述第二节点控制子电路还用于在所述第一时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通。5.如权利要求3所述的栅极驱动单元，其特征在于，所述第一节点控制子电路包括第一控制晶体管和储能电容；所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极接入所述本级驱动信号，所述第一控制晶体管的第二极与所述第一节点连接；所述储能电容的第一端与所述第一节点连接，所述储能电容的第二端与所述上拉控制节点连接。6.如权利要求3所述的栅极驱动单元，其特征在于，所述第二节点控制子电路包括第二控制晶体管；所述第二控制晶体管的控制极和所述第二控制晶体管的第一极都与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述第二节点连接。7.如权利要求6所述的栅极驱动单元，其特征在于，所述第二节点控制子电路还包括第二节点复位晶体管；所述第二节点复位晶体管的控制极与所述第一时钟信号端连接，所述第二节点复位晶体管的第一极与所述第二节点连接，所述第二节点复位晶体管的第二极与所述第二电压端连接。8.如权利要求3所述的栅极驱动单元，其特征在于，所述第三节点控制子电路包括第三控制晶体管；所述第三控制晶体管的控制极与所述第二节点连接，所述第三控制晶体管的第一极与所述第三节点连接，所述第三控制晶体管的第二极与所述第二电压端连接；所述上拉控制节点控制子电路包括第四控制晶体管和第五控制晶体管；所述第四控制晶体管的控制极与所述第一节点连接，所述第四控制晶体管的第一极与所述第一时钟信号端连接，所述第四控制晶体管的第二极与所述上拉控制节点连接；所述第五控制晶体管的控制极与所述下拉节点连接，所述第五控制晶体管的第一极与所述上拉控制节点连接，所述第五控制晶体管的第二极与所述第三节点连接；所述上拉控制子电路包括上拉控制晶体管；所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极与所述上拉节点连接，所述上拉控制晶体管的第二极与所述第三电压端连接。9.如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，还包括上拉节点控制电路；所述上拉节点控制电路分别与输入端、复位端、所述上拉节点、所述下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通，并用于维持所述上拉节点的电位。10.如权利要求9所述的栅极驱动单元，其特征在于，所述上拉节点控制电路包括第一上拉节点控制晶体管、第二上拉节点控制晶体管、第三上拉节点控制晶体管、第四上拉节点控制晶体管、第一存储电容和第二存储电容，其中，所述第一上拉节点控制晶体管的控制极与所述输入端连接，所述第一上拉节点控制晶体管的第一极与所述第三电压端连接，所述第一上拉节点控制晶体管的第二极与所述上拉节点连接；所述第二上拉节点控制晶体管的控制极与所述复位端连接，所述第二上拉节点控制晶体管的第一极与所述上拉节点连接，所述第二上拉节点控制晶体管的第二极与所述第四电压端连接；所述第三上拉节点控制晶体管的控制极与所述空白区复位端连接，所述第三上拉节点控制晶体管的第一极与所述上拉节点连接，所述第三上拉节点控制晶体管的第二极与所述第四电压端连接；所述第四上拉节点控制晶体管的控制极与所述下拉节点连接，所述第四上拉节点控制晶体管的第一极与所述上拉节点连接，所述第四上拉节点控制晶体管的第二极与所述第四电压端连接；所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述外部补偿控制信号输出端连接；所述第二存储电容的第一端与所述上拉节点连接，所述第二存储电容的第二端与所述栅极驱动信号输出端连接。11.如权利要求3至8中任一权利要求所述的栅极驱动单元，其特征在于，所述下拉节点控制电路分别与第一控制电压端、所述上拉节点、所述下拉节点、所述第一节点、所述第一时钟信号端、所述输入端和第五电压端连接，用于在第一控制电压端输入的第一控制电压和所述上拉节点的电位的控制下，控制所述下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号的控制下，控制所述下拉节点与所述第五电压端之间连通，在所述输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。12.如权利要求11所述的栅极驱动单元，其特征在于，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管和第五下拉控制晶体管，其中，所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第一控制电压端连接，所述第一下拉控制晶体管的第二极与下拉节点连接；所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉节点连接，所述第二下拉控制晶体管的第二极与所述第五电压端连接；所述第三下拉控制晶体管的控制极与所述第一时钟信号端连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接；所述第四下拉控制晶体管的控制极与所述第一节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第五电压端连接；所述第五下拉控制晶体管的控制极与所述输入端连接，所述第五下拉控制晶体管的第一极与所述下拉节点连接，所述第五下拉控制晶体管的第二极与所述第五电压端连接。13.如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，所述外部补偿控制信号输出电路包括第一补偿输出晶体管和第二补偿输出晶体管，其中，所述第一补偿输出晶体管的控制极与所述上拉节点连接，所述第一补偿输出晶体管的第一极与所述外部补偿时钟信号端连接，所述第一补偿输出晶体管的第二极与所述外部补偿控制信号输出端连接；所述第二补偿输出晶体管的控制极与所述下拉节点连接，所述第二补偿输出晶体管的第一极与所述外部补偿控制信号输出端连接，所述第二补偿输出晶体管的第二极与所述第一电压端之间连通。14.如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，还包括进位信号输出端和进位信号输出电路；所述进位信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述进位信号输出端输出进位信号；所述本级驱动信号为由所述进位信号输出端提供的进位信号。15.一种栅极驱动方法，其特征在于，应用于...

【专利技术属性】
技术研发人员：冯雪欢，李永谦，
申请(专利权)人：合肥京东方卓印科技有限公司，京东方科技集团股份有限公司，
类型：发明
国别省市：安徽,34