移位寄存器单元及其驱动方法、栅极驱动电路及显示装置制造方法及图纸

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路。消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到上拉节点，并对消隐输入电路自身进行补偿；显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点；输出电路配置为将复合输出信号输出至输出端；下拉电路配置为对上拉节点和输出端进行降噪；第一下拉控制电路配置为对下拉节点的电平进行控制。该移位寄存器单元可改善消隐输入电路对上拉节点上拉时的阈值电压损失，避免影响上拉节点的电位。

【技术实现步骤摘要】
移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
技术介绍
在显示
，例如液晶显示面板或有机发光二极管(OrganicLightEmittingDiode,OLED)显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片(GateIC)中。在IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地减小芯片面积是技术开发人员需要着重考虑的问题。
技术实现思路
本公开至少一个实施例提供一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路；其中，所述消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；所述显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；所述输出电路配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路包括第一节点和第二节点，以及还包括：充电子电路，配置为响应于所述消隐控制信号将所述消隐输入信号输入到所述第一节点；补偿子电路，配置为存储所述充电子电路输入的所述消隐输入信号，并响应于第一时钟信号对所述第一节点的电平进行补偿，以及对所述第二节点的电平进行耦合控制；隔离子电路，配置为在所述第二节点的电平的控制下，将所述消隐上拉信号输入到所述上拉节点。例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路还包括下拉子电路，所述下拉子电路配置为在所述下拉节点的电平的控制下，对所述第二节点的电平进行下拉。例如，在本公开一实施例提供的移位寄存器单元中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极配置为和随机信号端连接以接收随机信号作为所述消隐控制信号，所述第一晶体管的第一极配置为和消隐输入信号端连接以接收所述消隐输入信号，所述第一晶体管的第二极配置为和所述第一节点连接；所述补偿子电路包括第二晶体管和第一电容，所述第二晶体管的栅极配置为和所述第一节点连接，所述第二晶体管的第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第二极配置为和所述第二节点连接，所述第一电容的第一极配置为和所述第一节点连接，所述第一电容的第二极配置为和所述第二节点连接；所述隔离子电路包括第三晶体管，所述第三晶体管的栅极配置为和所述第二节点连接，所述第三晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述消隐上拉信号，所述第三晶体管的第二极配置为和所述上拉节点连接；所述下拉子电路包括第四晶体管，所述第四晶体管的栅极配置为和所述下拉节点连接，所述第四晶体管的第一极配置为和所述第二节点连接，所述第四晶体管的第二极配置为和第二电压端连接以接收第二电压。例如，在本公开一实施例提供的移位寄存器单元中，所述显示输入电路包括第五晶体管；所述第五晶体管的栅极配置为和显示输入信号端连接以接收所述显示输入信号，所述第五晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述显示上拉信号，所述第五晶体管的第二极配置为和所述上拉节点连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括至少一个移位信号输出端和至少一个像素扫描信号输出端。例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第六晶体管、第七晶体管和第二电容；所述第六晶体管的栅极配置为和所述上拉节点连接，所述第六晶体管的第一极配置为和第二时钟信号端连接以接收第二时钟信号作为所述复合输出信号，所述第六晶体管的第二极配置为和所述移位信号输出端连接；所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和所述第二时钟信号端连接以接收所述第二时钟信号作为所述复合输出信号，所述第七晶体管的第二极配置为和所述像素扫描信号输出端连接；所述第二电容的第一极配置为和所述上拉节点连接，所述第二电容的第二极配置为和所述第六晶体管的第二极或所述第七晶体管的第二极连接。例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括第八晶体管、第九晶体管和第十晶体管；所述第八晶体管的栅极配置为和所述下拉节点连接，所述第八晶体管的第一极配置为和所述上拉节点连接，所述第八晶体管的第二极配置为和第三电压端连接以接收第三电压；所述第九晶体管的栅极配置为和所述下拉节点连接，所述第九晶体管的第一极配置为和所述移位信号输出端连接，所述第九晶体管的第二极配置为和所述第三电压端连接以接收所述第三电压；所述第十晶体管的栅极配置为和所述下拉节点连接，所述第十晶体管的第一极配置为和所述像素扫描信号输出端连接，所述第十晶体管的第二极配置为和第四电压端连接以接收第四电压。例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉控制电路包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的栅极和第一极连接且配置为和第五电压端连接以接收第五电压，所述第十一晶体管的第二极配置为和所述下拉节点连接；所述第十二晶体管的栅极和第一极连接且配置为和第六电压端连接以接收第六电压，所述第十二晶体管的第二极配置为和所述下拉节点连接；所述第十三晶体管的栅极配置为和所述上拉节点连接，所述第十三晶体管的第一极配置为和所述下拉节点连接，所述第十三晶体管的第二极配置为和第三电压端连接以接收第三电压。例如，在本公开一实施例提供的移位寄存器单元还包括消隐复位电路，其中，所述消隐复位电路配置为响应于消隐复位信号对所述上拉节点进行复位。例如，在本公开一实施例提供的移位寄存器单元中，所述消隐复位电路包括第十四晶体管；所述第十四晶体管的栅极配置为和消隐复位信号端连接以接收所述消隐复位信号，所述第十四晶体管的第一极配置为和所述上拉节点连接，所述第十四晶体管的第二极配置为和第三电压端连接以接收第三电压。例如，在本公开一实施例提供的移位寄存器单元还包括显示复位电路，其中，所述显示复位电路配置为响应于显示复位信号对所述上拉节点进行复位。例如，在本公开一实施例提供的移位寄存器单元中，所述显示复位电路包括第十五晶体管；所述第十五晶体管的栅极配置为和显示复位信号端连接以接收所述显示复位信号，所述第十五晶体管的第一极配置为和所述上拉节点连接，所述第十五晶体管的第二极配置为和第三电压端连接以接收第三电压。例如，在本公开一实施例提供的移位寄存器单元还包括第二下拉控制电路，其中，所述第二下拉控制电路配置为响应于第一时钟信号或所述显示输入信号对所述下拉节点的电平进行控制。例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉控制电路包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第十六晶体管的第一极配置为和所述下拉节点连接，所述第十六晶体管的第二极配置为接收第三电压端的第三电压；所述第十七晶体管的本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路；其中，所述消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；所述显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；所述输出电路配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。

【技术特征摘要】
1.一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路；其中，所述消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；所述显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；所述输出电路配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。2.根据权利要求1所述的移位寄存器单元，其中，所述消隐输入电路包括第一节点和第二节点，以及还包括：充电子电路，配置为响应于所述消隐控制信号将所述消隐输入信号输入到所述第一节点；补偿子电路，配置为存储所述充电子电路输入的所述消隐输入信号，并响应于第一时钟信号对所述第一节点的电平进行补偿，以及对所述第二节点的电平进行耦合控制；隔离子电路，配置为在所述第二节点的电平的控制下，将所述消隐上拉信号输入到所述上拉节点。3.根据权利要求2所述的移位寄存器单元，其中，所述消隐输入电路还包括下拉子电路，所述下拉子电路配置为在所述下拉节点的电平的控制下，对所述第二节点的电平进行下拉。4.根据权利要求3所述的移位寄存器单元，其中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极配置为和随机信号端连接以接收随机信号作为所述消隐控制信号，所述第一晶体管的第一极配置为和消隐输入信号端连接以接收所述消隐输入信号，所述第一晶体管的第二极配置为和所述第一节点连接；所述补偿子电路包括第二晶体管和第一电容，所述第二晶体管的栅极配置为和所述第一节点连接，所述第二晶体管的第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第二极配置为和所述第二节点连接，所述第一电容的第一极配置为和所述第一节点连接，所述第一电容的第二极配置为和所述第二节点连接；所述隔离子电路包括第三晶体管，所述第三晶体管的栅极配置为和所述第二节点连接，所述第三晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述消隐上拉信号，所述第三晶体管的第二极配置为和所述上拉节点连接；所述下拉子电路包括第四晶体管，所述第四晶体管的栅极配置为和所述下拉节点连接，所述第四晶体管的第一极配置为和所述第二节点连接，所述第四晶体管的第二极配置为和第二电压端连接以接收第二电压。5.根据权利要求1-4任一所述的移位寄存器单元，其中，所述显示输入电路包括第五晶体管；所述第五晶体管的栅极配置为和显示输入信号端连接以接收所述显示输入信号，所述第五晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述显示上拉信号，所述第五晶体管的第二极配置为和所述上拉节点连接。6.根据权利要求1-4任一所述的移位寄存器单元，其中，所述输出电路包括至少一个移位信号输出端和至少一个像素扫描信号输出端。7.根据权利要求6所述的移位寄存器单元，其中，所述输出电路包括第六晶体管、第七晶体管和第二电容；所述第六晶体管的栅极配置为和所述上拉节点连接，所述第六晶体管的第一极配置为和第二时钟信号端连接以接收第二时钟信号作为所述复合输出信号，所述第六晶体管的第二极配置为和所述移位信号输出端连接；所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和所述第二时钟信号端连接以接收所述第二时钟信号作为所述复合输出信号，所述第七晶体管的第二极配置为和所述像素扫描信号输出端连接；所述第二电容的第一极配置为和所述上拉节点连接，所述第二电容的第二极配置为和所述第六晶体管的第二极或所述第七晶体管的第二极连接。8.根据权利要求6所述的移位寄存器单元，其中，所述下拉电路包括第八晶体管、第九晶体管和第十晶体管；所述第八晶体管的栅极配置为和所述下拉节点连接，所述第八晶体管的第一极配置为和所述上拉节点连接，所述第八晶体管的第二极配置为和第三电压端连接以接收第三电压；所述第九晶体管的栅极配置为和所述下拉节点连接，所述第九晶体管的第一极配置为和所述移位信号输出端连接，所述第九晶体管的第二极配置为和所述第三电压端连接以接收所述第三电压；所述第十晶体管的栅极配置为和所述下拉节点连接，所述第十晶体管的第一极配置为和所述像素扫描信号输出端连接，所述第十晶体管的第二极配置为和第四电压端连接以接收第四电压。9...

【专利技术属性】
技术研发人员：冯雪欢，李永谦，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11