一种串行外设接口电路、显示面板及驱动方法技术

本申请公开了一种串行外设接口电路、显示面板及驱动方法。该串行外设接口电路提供两组栅线控制子电路，分别实现从不同方向将数据写入像素组。本实施例提供的方案，通过不同顺序将数据写入像素行中的像素组，从而使得延迟效果进行抵消，提高了显示品质。

【技术实现步骤摘要】
一种串行外设接口电路、显示面板及驱动方法
本申请涉及显示技术，尤指一种串行外设接口电路、显示面板及驱动方法。
技术介绍
目前穿戴式产品日益流行，对于分辨率不高的产品，为提高和系统的兼容性，一般采用SPI(SerialPeripheralInterface，串行外设接口)电路。将SPI电路制作于显示面板上(比如通过LTPS(LowTemperaturePoly-Silicon，低温多晶硅)工艺制作)，可节省IC(IntegratedCircuit，集成电路)成本，提高系统兼容性，减小边框，目前被广泛采用。相关技术中的集成了SPI电路的显示面板存在显示不均问题，有必要进行改进。
技术实现思路
本专利技术至少一实施例提供了一种串行外设接口电路、显示面板及驱动方法，提高显示品质。为了达到本专利技术目的，本专利技术至少一实施例提供了一种串行外设接口电路，包括：第一栅线控制子电路、第二栅线控制子电路、第一移位寄存器、包括多个第二移位寄存器的移位寄存器组、包括多个锁存器的锁存器组，其中，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组，所述第二栅线控制子电路连接显示区域中其余像素行中的像素组，所述锁存器与所述第二移位寄存器一一对应，所述锁存器与像素行的像素组一一对应，其中：所述第一栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组开启所述移位寄存器组；所述第二栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组开启所述移位寄存器组；所述移位寄存器组用于，在第一时钟信号和第一开启信号的控制下，控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；以及，在所述第一时钟信号和第二开启信号的控制下，控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于第一顺序；所述第一移位寄存器用于，在第一时钟信号控制下，将数据写入第一栅线控制子电路和第二栅线控制子电路，以及，在第二时钟信号的控制下，依次将数据写入所述锁存器组的多个锁存器；所述锁存器组用于，在第二时钟信号的控制下，依次将锁存器中的数据写入已开启的像素行中对应的像素组。在一实施例中，所述第一栅线控制子电路包括相连的第一锁存器和第一解码器，所述第一解码器连接所述显示区域中部分像素行中的像素组；所述第一移位寄存器将数据写入第一栅线控制子电路包括：所述第一移位寄存器将数据写入所述第一锁存器；所述第一锁存器用于，在所述第一移位寄存器将数据写入所述第一锁存器后，产生所述第一开启信号；所述第一解码器用于，解码所述第一锁存器中的数据，根据所解码的数据控制对应的像素行的开启。在一实施例中，所述第二栅线控制子电路包括彼此相连的第二锁存器和第二解码器，所述第二解码器连接显示区域中其余像素行中的像素组，其中，所述第一移位寄存器将数据写入第二栅线控制子电路包括：所述第一移位寄存器将数据写入所述第二锁存器；所述第二锁存器用于，在所述第一移位寄存器将数据写入所述第二锁存器后，产生所述第二开启信号；所述第二解码器用于，解码所述第二锁存器中的数据，根据所解码的数据控制对应的像素行的开启。在一实施例中，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。在一实施例中，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组为：所述第一栅线控制子电路连接显示区域中奇数像素行中的像素组；所述第二栅线控制子电路连接显示区域中其余像素行中的像素组为：所述第二栅线控制子电路连接显示区域中偶数像素行中的像素组。在一实施例中，所述串行外设接口电路还包括模式锁存器，所述第一移位寄存器还用于，在第一时钟信号控制下，在将数据写入第一栅线控制子电路或第二栅线控制子电路前，将数据写入所述模式锁存器。在一实施例中，所述串行外设接口电路还包括模式锁存器，所述第一移位寄存器还用于，在第一时钟信号控制下，在将数据写入第一栅线控制子电路或第二栅线控制子电路前，将数据写入所述模式锁存器；所述第一栅线控制子电路包括相连的第一锁存器和第一解码器，所述第一解码器连接所述显示区域中奇数像素行中的像素组；所述第一移位寄存器将数据写入第一栅线控制子电路包括：所述第一移位寄存器将数据写入所述第一锁存器；所述第一锁存器用于，在所述第一移位寄存器将数据写入所述第一锁存器后，产生所述第一开启信号；所述第一解码器用于，解码所述第一锁存器中的数据，根据所解码的数据控制对应的像素行的开启；所述第二栅线控制子电路包括彼此相连的第二锁存器和第二解码器，所述第二解码器连接显示区域中偶数像素行中的像素组，其中，所述第一移位寄存器将数据写入第二栅线控制子电路包括：所述第一移位寄存器将数据写入所述第二锁存器；所述第二锁存器用于，在所述第一移位寄存器将数据写入所述第二锁存器后，产生所述第二开启信号；所述第二解码器用于，解码所述第二锁存器中的数据，根据所解码的数据控制对应的像素行的开启。本专利技术一实施例提供一种显示面板，包括任一实施例所述的串行外设接口电路。本专利技术一实施例提供一种驱动方法，应用于任一实施例所述的显示面板，包括：基于第一时钟信号的控制，将第一移位寄存器的数据写入第一栅线控制子电路和第二栅线控制子电路；根据第一移位寄存器写入第一栅线控制子电路的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组；通过所述第一时钟信号和第一开启信号控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；通过所述第二时钟信号的控制依次将所述第一移位寄存器的数据写入所述锁存器组的多个锁存器，以及，将锁存器中的数据写入已开启的像素行中对应的像素组；根据第一移位寄存器写入第二栅线控制子电路的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组；通过所述第一时钟信号和第二开启信号控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于所述第一顺序；基于所述第二时钟信号的控制依次将所述第一移位寄存器的数据写入所述锁存器组的多个锁存器，以及，依次将锁存器中的数据写入已开启的像素行中对应的像素组。在一实施例中，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。与相关技术相比，本专利技术一实施例包括一种串行外设接口电路，该电路包括第一栅线控制子电路、第二栅线控制子电路、第一移位寄存器、包括多个第二移位寄存器的移位寄存器组、包括多个锁存器的锁存器组，通过不同顺序将数据写入不同像素行中的像素组，从而使得延迟效果进行抵消，提高了显示品质。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明附图用来提供对本专利技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本专利技术的技术方案，并不构成对本专利技术技术方案的限制本文档来自技高网...

【技术保护点】
1.一种串行外设接口电路，包括：第一栅线控制子电路、第二栅线控制子电路、第一移位寄存器、包括多个第二移位寄存器的移位寄存器组、包括多个锁存器的锁存器组，其中，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组，所述第二栅线控制子电路连接显示区域中其余像素行中的像素组，所述锁存器与所述第二移位寄存器一一对应，所述锁存器与像素行的像素组一一对应，其中：所述第一栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组开启所述移位寄存器组；所述第二栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组开启所述移位寄存器组；所述移位寄存器组用于，在第一时钟信号和第一开启信号的控制下，控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；以及，在所述第一时钟信号和第二开启信号的控制下，控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于第一顺序；所述第一移位寄存器用于，在第一时钟信号控制下，将数据写入第一栅线控制子电路和第二栅线控制子电路，以及，在第二时钟信号的控制下，依次将数据写入所述锁存器组的多个锁存器；所述锁存器组用于，在第二时钟信号的控制下，依次将锁存器中的数据写入已开启的像素行中对应的像素组。...

【技术特征摘要】
1.一种串行外设接口电路，包括：第一栅线控制子电路、第二栅线控制子电路、第一移位寄存器、包括多个第二移位寄存器的移位寄存器组、包括多个锁存器的锁存器组，其中，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组，所述第二栅线控制子电路连接显示区域中其余像素行中的像素组，所述锁存器与所述第二移位寄存器一一对应，所述锁存器与像素行的像素组一一对应，其中：所述第一栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第一开启信号至所述移位寄存器组开启所述移位寄存器组；所述第二栅线控制子电路用于，根据第一移位寄存器写入的数据控制对应的像素行的开启，并在开启像素行后，产生第二开启信号至所述移位寄存器组开启所述移位寄存器组；所述移位寄存器组用于，在第一时钟信号和第一开启信号的控制下，控制所述多个第二移位寄存器按第一顺序依次产生第二时钟信号，输出到对应的锁存器；以及，在所述第一时钟信号和第二开启信号的控制下，控制所述多个第二移位寄存器按第二顺序依次产生第二时钟信号，输出到对应的锁存器，其中，所述第二顺序不同于第一顺序；所述第一移位寄存器用于，在第一时钟信号控制下，将数据写入第一栅线控制子电路和第二栅线控制子电路，以及，在第二时钟信号的控制下，依次将数据写入所述锁存器组的多个锁存器；所述锁存器组用于，在第二时钟信号的控制下，依次将锁存器中的数据写入已开启的像素行中对应的像素组。2.根据权利要求1所述的串行外设接口电路，其特征在于，所述第一栅线控制子电路包括相连的第一锁存器和第一解码器，所述第一解码器连接所述显示区域中部分像素行中的像素组；所述第一移位寄存器将数据写入第一栅线控制子电路包括：所述第一移位寄存器将数据写入所述第一锁存器；所述第一锁存器用于，在所述第一移位寄存器将数据写入所述第一锁存器后，产生所述第一开启信号；所述第一解码器用于，解码所述第一锁存器中的数据，根据所解码的数据控制对应的像素行的开启。3.根据权利要求1所述的串行外设接口电路，其特征在于，所述第二栅线控制子电路包括彼此相连的第二锁存器和第二解码器，所述第二解码器连接显示区域中其余像素行中的像素组，其中，所述第一移位寄存器将数据写入第二栅线控制子电路包括：所述第一移位寄存器将数据写入所述第二锁存器；所述第二锁存器用于，在所述第一移位寄存器将数据写入所述第二锁存器后，产生所述第二开启信号；所述第二解码器用于，解码所述第二锁存器中的数据，根据所解码的数据控制对应的像素行的开启。4.根据权利要求1所述的串行外设接口电路，其特征在于，所述第一顺序为从左到右，所述第二顺序为从右到左；或者，所述第一顺序为从右到左，所述第二顺序为从左到右。5.根据权利要求1所述的串行外设接口电路，其特征在于，所述第一栅线控制子电路连接显示区域中部分像素行中的像素组为：所述第一栅线控制子电路连接显示区域中奇数像素行中的像素组；所述第二栅线控制子电路连接显示区域中其余...

【专利技术属性】
技术研发人员：袁丽君，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11