一种高速栅极驱动单元及电路制造技术

一种高速栅极驱动单元及电路，包括：输入与复位单元在第一时钟信号为高电平时，将第一输入信号的高电平信号传输给内部节点Q1，使Q1被充电到高电位；反相器单元，接收到高电平的第二时钟信号，通过一高电压输入信号VH将内部节点QB充电到高电位，通过下降耦合单元将QB的高电位耦合到内部节点Q2，提高Q2的电位；输出驱动单元，在Q1为高电位时，输出驱动单元开启，并通过被提高电位后的Q2加快第三时钟信号为低电平时对扫描信号的下拉放电，通过增大过驱动电压，增强放电能力，且在QB为高电位时，低电平维持单元通过一低电压输入信号VSS将扫描信号下拉并维持在低电平，驱动管和下拉管同时导通，增大扫描线上负载的放电电流，加快扫描信号的下降速度。

A High Speed Grid Drive Unit and Circuit

A high-speed gate driving unit and circuit include: the input and reset unit transmits the high-level signal of the first input signal to the internal node Q1 at a high level of the first clock signal, so that Q1 is charged to a high potential; the inverter unit receives the second high-level clock signal, charges the internal node QB to a high potential through a high-voltage input signal VH, and decreases the voltage. The coupling unit couples the high potential of QB to the internal node Q2 to increase the potential of Q2; the output driving unit opens when Q1 is high potential, and accelerates the pull-down discharge of the third clock signal to the scanning signal at low level by Q2 after being raised potential, enhances the discharge capacity by increasing the over-driving voltage, and maintains the low level when QB is high potential. The scanning signal is pulled down and maintained at a low level by a low voltage input signal VSS. The driving and pulling tubes are simultaneously turned on, which increases the discharge current of the load on the scanning line and accelerates the descent speed of the scanning signal.

【技术实现步骤摘要】
一种高速栅极驱动单元及电路
本申请涉及显示
，特别涉及一种高速栅极驱动单元及电路。
技术介绍
近年来，有源矩阵平板显示(Activematrixflatpaneldisplay)技术迅猛发展，大尺寸、高分辨率显示是其重要的发展方向。集成栅极驱动电路(Gatedriveronarray,GOA)是大尺寸、高分辨率显示发展过程中产生的重要技术。集成栅极驱动电路是一种将行扫描电路集成于TFT基板上的技术。对于高清大尺寸显示面板来说，栅极扫描线急剧增加，需要更多的栅极驱动芯片，这不仅会增加成本，而且绑定工艺中由于栅极扫描线过多会引起集成良率降低。与传统的栅极驱动芯片技术相比，集成栅极驱动电路节省了芯片与面板的绑定(Bonding)区域和扇出(Fan-out)布线空间，使得显示面板的边框更窄，简化工艺步骤，提高了显示面板的集成良率，降低了产品成本。GOA技术应用在中、大型尺寸显示器中将发挥更为显著的优势。集成于大尺寸显示面板的栅极驱动电路虽然会带来很多好处，但是也存在一些亟待解决的问题。第一、集成栅极驱动电路需要输出较短脉冲宽度的行扫描信号，随着大尺寸显示面板分辨率增加，在帧频固定的情况下，行扫描时间大大减小，由原来的几十微秒缩减至几微秒，对于较短脉冲的扫描信号来说，栅极驱动电路输出信号的上升时间和下降时间对面板像素充/放电的影响不可以忽略。第二、集成栅极驱动电路的驱动能力需要提高。大尺寸显示器中扫描线的负载电阻和电容急剧增加，行扫描线上的寄生延时增大，为了减小行扫描信号的上升和下降时间，集成栅极驱动电路需要更强的驱动能力来对负载电容进行充放电，以使输出的行扫描信号更快速地上升和下降。现有的集成栅极驱动电路，在输出行扫描信号的阶段，其充电和放电都是通过驱动管完成，由于驱动管的尺寸相比于下拉管尺寸较大，且驱动管栅极电位比下拉管的栅极电位要大，因此利用驱动管的充放电来加快行扫描信号的上升和下降速度是目前广泛采用的一种设计思路。为了适应大尺寸显示面板对下降时间进一步缩短的要求，通过增大驱动管的尺寸来增强放电能力，增大集成栅极驱动电路的版图面积，不利于实现显示面板的窄边框设计，而且驱动管尺寸的增加也会带来更大的寄生电容，不能够在集成栅极驱动电路的速度上取得较好的结果，无法满足高清大尺寸显示器的驱动要求。因此现在亟需设计一种电路结构来解决高清大尺寸显示面板遇到的负载急剧增加、行时间缩短的问题。
技术实现思路
本申请提供一种高速栅极驱动单元及由该高速栅极驱动单元组成的栅极驱动电路，解决了高清大尺寸显示面板面临的负载急剧增加、行时间缩短的问题，增强了驱动管对栅极扫描线上负载的放电能力，加快输出下降时间，满足高清大尺寸显示器对行扫描信号下降时间的要求。根据本申请的第一方面，本申请提供一种高速栅极驱动单元，包括：输入与复位单元，用于接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，通过所述第一输入信号将一内部节点Q1充电到高电位；反相器单元，用于接收第二时钟信号，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位；下降耦合单元，用于将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位；输出驱动单元，用于接收第三时钟信号并输出扫描信号，当所述内部节点Q1为高电位时，通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电；以及低电平维持单元，用于当所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。在一种实施方式中，所述高速栅极驱动单元还包括：上升耦合单元，用于将一级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位；以及级联产生单元，用于当所述内部节点Q1为高电位时，接收所述第三时钟信号并输出级联信号，以及通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。在另一种实施方式中，所述高速栅极驱动单元还包括：隔离单元，用于当所述内部节点Q1电位低于所述内部节点Q2电位位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响；和/或，当所述内部节点Q1电位高于所述内部节点Q2电位时，通过所述内部节点Q1对所述内部节点Q2进行充电，以提高所述内部节点Q2的电位。在另一种实施方式中，所述输入与复位单元包括晶体管T1，所述晶体管T1的控制极接收所述第一时钟信号，所述晶体管T1的第一极接收所述第一输入信号，所述晶体管T1的第二极连接所述内部节点Q1；或，所述输入与复位单元包括所述晶体管T1和晶体管T2，所述晶体管T2的控制极接收所述第一时钟信号，所述晶体管T2的第一极接收所述第一输入信号，所述晶体管T2的第二极连接所述内部节点Q2。在另一种实施方式中，所述隔离单元包括晶体管T3，所述晶体管T3的控制极连接所述内部节点Q1，所述晶体管T3的第一极连接所述内部节点Q1，所述晶体管T3的第二极连接所述内部节点Q2；或，所述隔离单元包括晶体管T4，所述晶体管T4的控制极接收所述第一时钟信号，所述晶体管T4的第一极连接所述内部节点Q1，所述晶体管T4的第二极连接所述内部节点Q2。在另一种实施方式中，所述输出驱动单元包括晶体管T5，所述晶体管T5的控制极连接所述内部节点Q2，所述晶体管T5的第一极接收所述第三时钟信号，所述晶体管T5的第二极输出所述扫描信号；或，所述输出驱动单元包括晶体管T6，所述晶体管T6的第一控制极连接所述内部节点Q1，所述晶体管T6的第二控制极连接所述内部节点Q2，所述晶体管T6的第一极接收所述第三时钟信号，所述晶体管T6的第二极输出所述扫描信号。在另一种实施方式中，所述反相器单元包括晶体管T7和晶体管T8，所述晶体管T7的控制极接收所述第二时钟信号，所述晶体管T7的第一极接收所述高电压输入信号VH，所述晶体管T7的第二极连接所述内部节点QB；所述晶体管T8的控制极连接所述内部节点Q2，所述晶体管T8的第一极接收所述第二时钟信号，所述晶体管T8的第二极连接所述内部节点QB；或，所述反相器单元包括所述晶体管T7、所述晶体管T8和晶体管T9，所述晶体管T9的控制极连接一第二输入信号，所述晶体管T9的第一极接收所述高电压输入信号VH，所述晶体管T9的第二极连接所述内部节点QB。在另一种实施方式中，所述下降耦合单元包括第一电容，所述第一电容的第一极连接所述内部节点QB，所述第一电容的第二极连接所述内部节点Q2。在另一种实施方式中，所述上升耦合单元包括第二电容，所述第二电容的第一极连接所述内部节点Q1，所述第一电容的第二极接收所述级联信号。在另一种实施方式中，所述低电平维持单元包括晶体管T10，所述晶体管T10的控制极连接所述内部节点QB，所述晶体管T10的第一极接收所述扫描信号，所述晶体管T10的第二极接收所述低电压输入信号VSS；或，所述低电平维持单元包括所述晶体管T10和晶体管T11，所述晶体管T11的控制极连接所述内部节点QB，所述晶体管T11的第一极接收所述级联信号，所述晶体管T11的第二极接收低电压输入信号VSS。根据本申请的第二方面，本申请提供一种栅极驱动电路，包括N级级联的如上所述的高速栅极驱动单元、第一时钟本文档来自技高网...

【技术保护点】
1.一种高速栅极驱动单元，其特征在于，包括：输入与复位单元，用于接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，通过所述第一输入信号将一内部节点Q1充电到高电位；反相器单元，用于接收第二时钟信号，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位；下降耦合单元，用于将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位；输出驱动单元，用于接收第三时钟信号并输出扫描信号，当所述内部节点Q1为高电位时，通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电；以及低电平维持单元，用于当所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。

【技术特征摘要】
1.一种高速栅极驱动单元，其特征在于，包括：输入与复位单元，用于接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，通过所述第一输入信号将一内部节点Q1充电到高电位；反相器单元，用于接收第二时钟信号，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位；下降耦合单元，用于将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位；输出驱动单元，用于接收第三时钟信号并输出扫描信号，当所述内部节点Q1为高电位时，通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电；以及低电平维持单元，用于当所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。2.如权利要求1所述的高速栅极驱动单元，其特征在于，还包括：上升耦合单元，用于将一级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位；以及级联产生单元，用于当所述内部节点Q1为高电位时，接收所述第三时钟信号并输出级联信号，以及通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。3.如权利要求1所述的高速栅极驱动单元，其特征在于，还包括：隔离单元，用于当所述内部节点Q1电位低于所述内部节点Q2电位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响；和/或，当所述内部节点Q1电位高于所述内部节点Q2电位时，通过所述内部节点Q1对所述内部节点Q2进行充电，以提高所述内部节点Q2的电位。4.如权利要求1至3中任一项所述的高速栅极驱动单元，其特征在于，所述输入与复位单元包括晶体管T1，所述晶体管T1的控制极接收所述第一时钟信号，所述晶体管T1的第一极接收所述第一输入信号，所述晶体管T1的第二极连接所述内部节点Q1；或，所述输入与复位单元包括所述晶体管T1和晶体管T2，所述晶体管T2的控制极接收所述第一时钟信号，所述晶体管T2的第一极接收所述第一输入信号，所述晶体管T2的第二极连接所述内部节点Q2。5.如权利要求1至3所述的高速栅极驱动单元，其特征在于，所述隔离单元包括晶体管T3，所述晶体管T3的控制极连接所述内部节点Q1，所述晶体管T3的第一极连接所述内部节点Q1，所述晶体管T3的第二极连接所述内部节点Q2；或，所述隔离单元包括晶体管T4，所述晶体管T4的控制极接收所述第一时钟信号，所述晶体管T4的第一极连接所述内部节点Q1，所述晶体管T4的第二极连接所述内部节点Q2。6.如权利要求1至3所述的高速栅极驱动单元，其特征在于，所述输出驱动单元包括晶体管T5，所述晶体管T5的控制极连接...

【专利技术属性】
技术研发人员：张盛东，雷腾腾，廖聪维，黄杰，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：广东,44