半导体集成电路及控制半导体集成电路的方法技术

本发明专利技术提高了设置有与时钟信号同步操作的存储器件的半导体集成电路中的时序误差精度。延迟部使数据信号延迟相互不同的两个延迟时间，并且将得到的信号输出为第一和第二延迟信号。保持部与指示预定的捕获时序的时序信号同步地保存第一和第二延迟信号。建立时间检测部检测在从预定的开始时序至预定的捕获时序的建立时间侧检测时段内保存的第一和第二延迟信号中的一者是否已经变化。保持时间检测部检测从在预定的捕获时序至预定的结束时序的保持时间侧检测时段内保存的第一和第二延迟信号中的另一者是否已经变化。

Semiconductor Integrated Circuits and Methods of Controlling Semiconductor Integrated Circuits

The invention improves the timing error accuracy in semiconductor integrated circuits with memory devices synchronously operated with clock signals. The delay unit delays the data signals for two different delay times, and outputs the resulting signals as the first and second delay signals. The holding unit stores the first and second delay signals synchronously with the timing signals indicating the predetermined acquisition timing. The establishment time detection unit detects whether one of the first and second delay signals stored in the establishment time-side detection period from the predetermined start time sequence to the predetermined capture time sequence has changed. The holding time detection unit detects whether the other of the first and second delay signals stored in the holding time side detection period from the predetermined acquisition sequence to the predetermined end sequence has changed.

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路及控制半导体集成电路的方法
本技术涉及一种半导体集成电路及控制半导体集成电路的方法。具体地，本技术涉及一种设置有与时钟信号同步操作的存储器件的半导体集成电路，以及控制该半导体集成电路的方法。
技术介绍
通常，要求半导体集成电路不违反诸如建立时间或保持时间等时序约束，使得诸如半导体集成电路内部的触发器等存储器件能够精确地捕获数据信号。这里，建立时间是在时钟信号的边沿时序前禁止数据信号的转变的时段，且保持时间是在边沿时序后禁止数据信号的转变的时段。当数据信号在建立时间或保持时间内转变时，存储器件不能正常捕获数据信号，且导致建立时间误差或保持时间误差。因此，为了抑制建立时间误差等的发生，已经提出了一种如下半导体集成电路：通过关键路径使数据信号延迟，且将延迟的数据信号与不延迟的数据信号进行比较，从而检测时序误差的存在(例如，参见专利文献1)。针对关键路径的延迟时间，能够设定建立时间误差容易发生的延迟时间或保持时间误差容易发生的延迟时间。引用列表专利文献专利文献1：特开第2010-123807号日本专利申请
技术实现思路
本专利技术要解决的技术问题在上述的常规技术中，设定建立时间误差容易发生的延迟时间和保持时间误差容易发生的延迟时间中的一者，使得半导体集成电路能够优先检测建立时间误差和保持时间误差中的一者。然而，由于半导体集成电路仅优先考虑建立时间误差和保持时间误差中的一者，因此当发生未被优先考虑的时序误差时，不能检测到它。例如，如果在保持时间误差容易发生的环境中(诸如，在很高的电源电压的情况下)优先检测建立时间误差，则不能检测到保持时间误差，且检测精度下降。如上所述，半导体集成电路具有时序误差精度下降的问题。鉴于上述的情况做出了本专利技术，其目的是提高设置有与时钟信号同步操作的存储器件的半导体集成电路中的时序误差精度。技术问题的解决方案为了消除上述的问题而做出了本专利技术，本专利技术的第一方面是一种半导体集成电路及控制该半导体集成电路的方法，该半导体集成电路包括：延迟部，被构造为使数据信号延迟相互不同的两个延迟时间，并且将两个延迟的数据信号输出为第一延迟信号和第二延迟信号；保持部，被构造为与用于对预定的捕获时序给出指示的时序信号同步地保持第一延迟信号和第二延迟信号；建立时间检测部，被构造为检测在从预定的开始时序至预定的捕获时序的建立时间检测时段内保持的第一延迟信号和第二延迟信号中的一者是否已经变化；和保持时间检测部，被构造为检测在从预定的捕获时序至预定的结束时序的保持时间检测时段内保持的第一延迟信号和第二延迟信号中的另一者是否已经变化。因此，获得这样的效果：检测延迟信号在建立时间检测时段或保持时间检测时段内是否已经变化。此外，根据第一方面，建立时间检测部可以根据在与所述建立时间检测时段对应的建立时间检测窗口内第一期望值是否匹配上述一者来检测上述一者是否已经变化，且保持时间检测部可以根据在与保持时间检测时段对应的保持时间检测窗口内不同于第一期望值的第二期望值是否匹配上述另一者来检测上述另一者是否已经变化。因此，获得这样的效果：在建立时间检测窗口或保持时间检测窗口内检测延迟信号是否匹配期望值。此外，根据第一方面，延迟部可以包括：第一延迟部，被构造为使数据信号延迟第一延迟时间，并且将延迟第一延迟时间的数据信号输出为第一延迟信号；和第二延迟部，被构造为使数据信号延迟第二延迟时间，并且将延迟第二延迟时间的数据信号输出为第二延迟信号。因此，获得这样的效果：并行输出第一延迟信号和第二延迟信号。此外，根据第一方面，还可以设置有：建立时间误差输出部，被构造为在第一比较值与上述一者不匹配的次数超过预定次数的情况下，输出建立时间误差；和保持时间误差输出部，被构造为在第二比较值与上述一者不匹配的次数超过预定次数的情况下，输出保持时间误差。因此，获得这样的效果：输出建立时间误差和保持时间误差。此外，根据第一方面，还可以设置有：建立时间警告输出部，被构造为在第一比较值与上述一者不匹配的次数超过预定次数的情况下，输出建立时间警告；和保持时间警告输出部，被构造为在第二比较值与上述一者不匹配的次数超过预定次数的情况下，输出保持时间警告。因此，获得这样的效果：输出建立时间警告和保持时间警告。此外，根据第一方面，还可以设置有控制部，其被构造为顺序地进行将第一范围内的时间选定为第一延迟时间，并且将选定的第一延迟时间设定在延迟部中的处理；和将与第一范围不同的第二范围内的时间选定为第二延迟时间，并且将选定的第二延迟时间设定在延迟部中的处理。因此，获得这样的效果：将第一范围内的时间设定为第一延迟时间，然后将第二范围内的时间设定为第二延迟时间。此外，根据第一方面，还可以设置有：建立时间误差输出部，被构造为在检测到第一比较值和上述一者之间不匹配的第一延迟时间短于第一设定时间的情况下，输出建立时间误差；和保持时间误差输出部，被构造为在检测到第二比较值和上述一者之间不匹配的第二延迟时间长于第二设定时间的情况下，输出保持时间误差。因此，获得这样的效果：输出建立时间误差和保持时间误差。此外，根据第一方面，还可以设置有：建立时间警告输出部，被构造为在检测到第一比较值和上述一者之间不匹配的第一延迟时间短于第一设定时间的情况下，输出建立时间警告；和保持时间警告输出部，被构造为在检测到第二比较值和上述一者之间不匹配的第二延迟时间长于第二设定时间的情况下，输出保持时间警告。因此，获得这样的效果：输出建立时间警告和保持时间警告。此外，根据第一方面，还可以设置有异常判定部，被构造为在检测到第一延迟信号和第二延迟信号中任一者变化的情况下，根据检测结果来判定电源和时序信号中哪一者是异常的。因此，获得这样的效果：做出关于电源和时序信号中哪一者是异常的判定。此外，根据第一方面，异常判定部可以根据第一延迟时间和第二延迟时间来判定发生了因电源电压的增加而造成的电源异常和因电源电压的下降而造成的电源异常中的哪一者。因此，获得这样的效果：做出关于发生了因电源电压的增加而造成的电源异常和因电源电压的下降而造成的电源异常中的哪一者的判定。此外，根据第一方面，异常判定部可以根据第一延迟时间和第二延迟时间来发生了判定因时序信号的速度的增加而造成的异常和因时间时序的速度的下降而造成的异常中的哪一者。因此，获得这样的效果：做出关于发生了因时序信号的速度的增加而造成的异常和因时序信号的速度的下降而造成的异常中的哪一者的判定。此外，根据第一方面，还可以设置有电源异常检测部，被构造为根据在检测到第一和第二延迟信号中任一者变化的情况下电源电压是否在预定的范围内来检测是否发生电源异常。因此，获得这样的效果：检测是否发生电源异常。此外，根据第一方面，电源异常检测部可以在检测到第一延迟信号和第二延迟信号中任一者变化的情况下判定电源电压是否在预定的范围内，并且可以根据电源电压被判定为不在预定的范围内的次数是否超过预定的次数来检测是否发生电源异常。因此，获得这样的效果：根据电源电压被判定为不在预定的范围内的次数是否超过预定的次数来检测是否发生电源异常。本专利技术的有益效果根据本技术，可以获得这样的优异效果：在设置有与时钟信号同步操作的存储器件的半导体集成电路中能够提高时序误差检测精度。此外，这里所述的效果未必是限制性的，本文档来自技高网...

【技术保护点】
1.一种半导体集成电路，其包括：延迟部，所述延迟部被构造为使数据信号延迟相互不同的两个延迟时间，并且将两个延迟的所述数据信号输出为第一延迟信号和第二延迟信号；保持部，所述保持部被构造为与用于对预定的捕获时序给出指示的时序信号同步地保存所述第一延迟信号和所述第二延迟信号；建立时间检测部，所述建立时间检测部被构造为检测在从预定的开始时序至所述预定的捕获时序的建立时间检测时段内保持的所述第一延迟信号和所述第二延迟信号中的一者是否已经变化；和保持时间检测部，所述保持时间检测部被构造为检测在从所述预定的捕获时序至预定的结束时序的保持时间检测时段内保持的所述第一延迟信号和所述第二延迟信号中的另一者是否已经变化。

【技术特征摘要】
【国外来华专利技术】2016.11.07 JP 2016-2169461.一种半导体集成电路，其包括：延迟部，所述延迟部被构造为使数据信号延迟相互不同的两个延迟时间，并且将两个延迟的所述数据信号输出为第一延迟信号和第二延迟信号；保持部，所述保持部被构造为与用于对预定的捕获时序给出指示的时序信号同步地保存所述第一延迟信号和所述第二延迟信号；建立时间检测部，所述建立时间检测部被构造为检测在从预定的开始时序至所述预定的捕获时序的建立时间检测时段内保持的所述第一延迟信号和所述第二延迟信号中的一者是否已经变化；和保持时间检测部，所述保持时间检测部被构造为检测在从所述预定的捕获时序至预定的结束时序的保持时间检测时段内保持的所述第一延迟信号和所述第二延迟信号中的另一者是否已经变化。2.根据权利要求1所述的半导体集成电路，其中，所述建立时间检测部根据在与所述建立时间检测时段对应的建立时间检测窗口内第一期望值是否匹配所述一者来检测所述一者是否已经变化，且所述保持时间检测部根据在与所述保持时间检测时段对应的保持时间检测窗口内与所述第一期望值不同的第二期望值是否匹配所述另一者来检测所述另一者是否已经变化。3.根据权利要求2所述的半导体集成电路，其中，所述延迟部包括：第一延迟部，所述第一延迟部被构造为使所述数据信号延迟所述第一延迟时间，并且将延迟所述第一延迟时间的所述数据信号输出为所述第一延迟信号；和第二延迟部，所述第二延迟部被构造为使所述数据信号延迟所述第二延迟时间，并且将延迟所述第二延迟时间的所述数据信号输出为所述第二延迟信号。4.根据权利要求2所述的半导体集成电路，还包括：建立时间误差输出部，所述建立时间误差输出部被构造为在所述第一比较值与所述一者不匹配的次数超过预定次数的情况下，输出建立时间误差；和保持时间误差输出部，所述保持时间误差输出部被构造为在所述第二比较值与所述一者不匹配的次数超过预定次数的情况下，输出保持时间误差。5.根据权利要求2所述的半导体集成电路，还包括：建立时间警告输出部，所述建立时间警告输出部被构造为在所述第一比较值与所述一者不匹配的次数超过预定次数的情况下，输出建立时间警告；和保持时间警告输出部，所述保持时间警告输出部被构造为在所述第二比较值与所述一者不匹配的次数超过预定次数的情况下，输出保持时间警告。6.根据权利要求2所述的半导体集成电路，还包括：控制部，所述控制部被构造为顺序地进行：将第一范围内的时间选定为所述第一延迟时间，并且将选定的所述第一延迟时间设定在所述延迟部中的处理；和将与所述第一范围不同的第二范围内的时间选定为所述第二延迟时间，并且将选定的所述第二延迟时间设定在所述延迟部中的处理。7.根据权利要求6所述的半导...

【专利技术属性】
技术研发人员：川口雄野，熊野一夫，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本,JP