用于高效深度预过程的方法和装置制造方法及图纸

描述了一种用于执行高效深度预过程的装置和方法。例如，方法的一个实施例包括：一种方法，包括：在仅深度渲染活动的情况下执行通过图形流水线的指定部分的第一过程；在所述第一过程期间对所述图形流水线的所述指定部分内的粗糙深度缓冲器进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及在所述第一过程之后执行通过所述图形流水线的第二过程，所述第二过程利用全部图形流水线并使用通过所述第一过程初始化的所述粗糙深度缓冲器中的值。

【技术实现步骤摘要】
【国外来华专利技术】用于高效深度预过程的方法和装置专利技术背景
本专利技术总体上涉及计算机处理器领域。更具体地，本专利技术涉及一种用于在光线追踪架构中标识命中的装置和方法。
技术介绍
对于加速渲染，通常执行深度预过程，有时称为“Z预过程(Z-prepass)”。这样做的原因是GPU或图形处理器应当理想地仅针对可见表面执行像素着色。当在没有Z预过程的情况下渲染场景时，可能首先渲染远处的三角形，并且因此将执行像素着色，并且稍后较近三角形可能以较近三角形的像素着色来覆写此远处的三角形。因此，在远处三角形上进行的工作是徒劳的，因为其对图像没有贡献。相反，通常使用Z预过程作为第一过程来渲染场景两次。在第一过程中，渲染所述场景，但将仅深度写入深度缓冲器，并且不执行像素着色，也不将任何内容写入颜色缓冲器。因此，当第一过程结束时，深度缓冲器包含每个像素处的最近表面的深度。第二过程渲染所有三角形，其中，像素着色启用，深度写入关闭，并且深度测试为EQUAL，即，只有当片段具有与深度缓冲器中的深度相同深度时才会写入颜色。这意味着比深度缓冲器中的深度更远的经渲染三角形的所有片段将不执行任何像素着色，即，仅对每个像素中的最近表面执行像素着色，从而导致更高效的像素着色。另外，所有图形架构都具有某种形式的带有剔除的分层深度缓冲器，比如HiZ缓冲器，并且第一过程将“填装(prime)”HiZ缓冲器(通常是每8×8像素的Zmin和Zmax值)，并且因此，可以使用HiZ缓冲器在第二过程中高效地进行遮挡剔除。在上述示例中，假设所有几何形状/三角形都是不透明的。附图说明可以结合以下附图根据以下详细说明获得对本专利技术的更好理解，在附图中：图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核和图形处理器；图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是集成有多个处理核的图形处理器；图4是用于图形处理器的图形处理引擎的实施例的框图；图5是图形处理器的另一实施例的框图；图6是包括处理元件阵列的线程执行逻辑的框图；图7展示了根据实施例的图形处理器执行单元指令格式；图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；图9A是框图，展示了根据实施例的图形处理器命令格式；图9B是框图，展示了根据实施例的图形处理器命令序列；图10展示了根据实施例的数据处理系统的示例性图形软件架构；图11展示了根据实施例的可以用于制造集成电路以执行操作的示例性IP核开发系统；图12展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路；图13展示了可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器；图14展示了可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器。图15a至图15d是对不同zmax更新场景的描绘；图16a至图16d是对不同zmax更新策略的描绘；图17是对一个实施例的示意性描绘；图18是本专利技术的一个实施例的流程图；图19展示了包括HiZ单元和深度单元的示例性架构；图20展示了仅利用HiZ单元2010执行高效Z预过程的一个实施例；图21展示了根据本专利技术的一个实施例的方法；图22提供了示出如何为每图块分配位以指示图块是否被全部遮挡的示例；图23展示了根据本专利技术的一个实施例的方法；图24展示了根据本专利技术的另一实施例的方法；以及图25展示了根据本专利技术的一个实施例的系统架构。具体实施方式在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本专利技术的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本专利技术的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本专利技术的实施例的基本原理。示例性图形处理器架构和数据类型系统概述图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设本文档来自技高网...

【技术保护点】
1.一种方法，包括：在仅深度渲染活动的情况下执行通过图形流水线的指定部分的第一过程；在所述第一过程期间对所述图形流水线的所述指定部分内的粗糙深度缓冲器进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及在所述第一过程之后执行通过所述图形流水线的第二过程，所述第二过程利用全部图形流水线并进一步利用通过所述第一过程初始化的所述粗糙深度缓冲器中的值。

【技术特征摘要】
【国外来华专利技术】2016.09.16 US 15/268,5001.一种方法，包括：在仅深度渲染活动的情况下执行通过图形流水线的指定部分的第一过程；在所述第一过程期间对所述图形流水线的所述指定部分内的粗糙深度缓冲器进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及在所述第一过程之后执行通过所述图形流水线的第二过程，所述第二过程利用全部图形流水线并进一步利用通过所述第一过程初始化的所述粗糙深度缓冲器中的值。2.如权利要求1所述的方法，其特征在于，所述粗糙深度缓冲器包括分层Z(HiZ)缓冲器。3.如权利要求2所述的方法，其特征在于，对所述HiZ缓冲器进行初始化包括：执行掩码HiZ深度测试，然后执行掩码HiZ缓冲器更新。4.如权利要求3所述的方法，其特征在于，所述掩码HiZ测试包括：使用每图块多于一个最大深度值来执行图形图元的剔除。5.如权利要求4所述的方法，其特征在于，进一步包括：从所述HiZ缓冲器中读取数据以在所述第二过程上执行图形图元的剔除。6.如权利要求4所述的方法，其特征在于，进一步包括：使用每像素或样本掩码N个位来指示像素或样本连接到哪个最大深度值。7.如权利要求6所述的方法，其特征在于，包括：判定是否所有传入样本都被现有图块遮挡。8.如权利要求7所述的方法，其特征在于，包括：若否，则判定传入平面是否覆盖整个图块并将其存储在压缩平面表示中。9.如权利要求8所述的方法，其特征在于，包括：若否，则根据所述传入样本来计算最大深度掩码和最大深度值，并将这些值存储在现有图块中。10.一种装置，包括：图形流水线；图形流水线的指定部分，用于在仅深度渲染活动的情况下对图形数据执行第一过程；粗糙深度缓冲器，将在所述第一过程期间被所述图形流水线的所述指定部分进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及所述图形流水线用于在所述第一过程之后利用通过所述第一过程初始化的所述粗糙深度缓冲器中的值对所述图形数据执行第二过程。11.如权利要求10所述的装置，其特征在于，所述粗糙深度缓冲器包括分层Z(HiZ)缓冲器。12.如权利要求11所述的装置，其特征在于，所述图形流水线的所述指定部分包括用于执行掩码HiZ深度测试的掩码粗糙深度测试模块以及用于执行掩码HiZ缓冲器更新的掩码HiZ更新模块。13.如权利要求12所述的装置，其特征在于，所述掩码HiZ深度测试包括：使用每图块多于一个最大深度值来执行图形图元的剔除。...

【专利技术属性】
技术研发人员：M·安德森，T·G·阿凯奈莫勒，J·N·哈塞尔格林，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US