图形处理器流水线中的高速缓存和压缩互操作性制造技术

本文所描述了若干实施例，这些实施例提供了增强的数据高速缓存结合自适应且动态的压缩，以在从GPU进行输入和输出期间提高存储效率并减少数据传输带宽。本文所描述的技术可以减少访问芯片外存储器的需要，从而引起性能改善并且GPU操作功率降低。一个实施例提供了一种图形处理装置，包括：着色器引擎；一个或多个高速缓存存储器；高速缓存控制逻辑，用于控制所述一个或多个高速缓存存储器中的至少一个；以及编解码器单元，与所述一个或多个高速缓存存储器耦合，所述编解码器单元可配置为在向或从所述一个或多个高速缓存存储器存储或驱逐只读表面数据之后立即执行对所述只读表面数据的无损压缩。

【技术实现步骤摘要】
【国外来华专利技术】图形处理器流水线中的高速缓存和压缩互操作性
实施例总体上涉及用于执行图形处理操作的逻辑。更具体地，实施例涉及用于图形处理器的高速缓存和压缩逻辑。
技术介绍
在图形处理单元(GPU)中，在能量和等待时间方面，通过存储器总线的交易可能花费的比计算要多若干个数量级。因此，图形处理架构包括在执行附加计算以减少通过存储器总线传递的数据量之间的诸多折衷，这是通常在图形处理单元(GPU)中找到的缓冲器压缩算法背后的动机。压缩算法可以用于在通过总线传输之前压缩数据，并且还可以用于对将被存储在一个或多个高速缓存存储器内的数据进行压缩。虽然执行压缩算法可能需要附加的逻辑或附加的计算周期，但是由于传输数据所需的存储器总线带宽减少以及高速缓存存储器的存储效率提高，可能导致功耗和等待时间的减少。因此，即使在过程中执行了附加的逻辑操作，在GPU流水线内实施压缩也可以降低功率并提高性能。附图说明通过阅读以下说明书和所附权利要求书，并且通过参考以下附图，实施例的各种优点对于本领域技术人员将变得显而易见，在附图中：图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是集成有多个处理核的图形处理器；图4是用于图形处理器的图形处理引擎的实施例的框图；图5是图形处理器的另一实施例的框图；图6是包括处理元件阵列的线程执行逻辑的框图；图7展示了根据实施例的图形处理器执行单元指令格式；图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；图9A是框图，展示了根据实施例的图形处理器命令格式；图9B是框图，展示了根据实施例的图形处理器命令序列；图10展示了根据实施例的数据处理系统的示例性图形软件架构；图11是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统；图12是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路；图13是框图，展示了芯片上系统集成电路的示例性图形处理器；图14是框图，展示了芯片上系统集成电路的附加示例性图形处理器；图15是根据实施例的图形处理器的框图；图16是根据实施例的图形处理系统的框图；图17A至图17B展示了用于只读表面数据的无损压缩的示例性逻辑；图18A至图18B展示了组合无损压缩与有损压缩的一个示例；图19是根据实施例的使用有保证比率的压缩的高速缓存占用量减少的框图；图20是其中启用了上下文敏感高速缓存替换的示例性高速缓存层级结构的框图；图21是根据实施例的上下文敏感高速缓存替换逻辑的流程图；图22是根据实施例的用于高效Δ编码的硬件乘法器单元的框图；并且图23是根据实施例的图形系统的框图。具体实施方式本文所描述了若干实施例，这些实施例提供了增强的数据高速缓存结合自适应且动态的压缩，以在从GPU进行输入和输出期间提高存储效率并减少数据传输带宽。本文所描述的技术可以减少访问芯片外存储器的需要，从而引起性能改善并且GPU操作功率降低。出于解释的目的，阐述了许多具体的细节以便提供对以下所述的各实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些细节的情况下实践本实施例将是明显的。在其他情况下，以框图的形式示出公知的结构和设备以避免模糊基本原理并提供对实施例的更透彻的理解。尽管以下实施例中的一些引用图形处理器来描述，但是本文所描述的技术和教导可适用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文对“一个实施例(oneembodiment)”或“实施例(anembodiment)”的引用指示结合所述实施例或与所述实施例相关联地描述的具体特征、结构或特性可以被包括在这类实施例中的至少一个实施例中。然而，说明书中各种地方出现的短语“在一个实施例中(inoneembodiment)”不一定全都指代相同的实施例。在以下说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应当理解，这些术语并不意为彼此的同义词。“耦合”用于指示彼此协作或相互作用的彼此之间可能或可能不直接物理或电接触的两个或更多个元件。“连接”用于指示彼此耦合的两个或更多个元件之间的通信的建立。在接下来的说明中，图1至图14提供了对结合各个实施例或与其相关的示例性数据处理系统和图形处理器逻辑的概述。图15至图23提供了各个实施例的具体细节。以下实施例的一些方面是参照图形处理器进行描述的，而其他方面是关于如中央处理单元(CPU)等通用处理器进行描述的。类似的技术和教导可以应用于其他类型的电路或半导体器件，包括但不限于集成众核处理器、GPU集群、或现场可编程门阵列(FPGA)的一个或多个实例。一般而言，这些教导适用于对图像(例如，样本、像素)、顶点数据、或几何数据进行操控或处理的任何处理器或机器。系统概述图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入用于在移动设备、手持式设备或嵌入式设备内使用的芯片上系统(SoC)集成电路内的处理平台。系统100的实施例可以包括基于服务器的游戏平台、游戏控制台，或被并入基于服务器的游戏平台、游戏控制台内，该游戏控制台包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可以包括可穿戴设备、与可穿戴设备耦合、或者集成在可穿戴设备中，该可穿戴设备诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备。在一些实施例中，数据处理系统100是电视或机顶盒设备，该电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。在一些实施例中，一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，这些指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可各自处理不同的指令集109，该指令集109可包括用于促进对其他指令集进行仿真的指令。处理器核107还可包括其他处理设备，诸如，数字信号处理器(DSP)。在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多个层级的内部高速缓存。在一些实施例中，在处理器102的各部件之间共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间本文档来自技高网...

【技术保护点】
1.一种图形处理装置，包括：着色器引擎；一个或多个高速缓存存储器；高速缓存控制逻辑，用于控制所述一个或多个高速缓存存储器中的至少一个；以及编解码器单元，与所述一个或多个高速缓存存储器耦合，所述编解码器单元用于：一旦向所述一个或多个高速缓存存储器存储或从所述一个或多个高速缓存存储器驱逐只读表面数据就执行对所述只读表面数据的无损压缩。

【技术特征摘要】
【国外来华专利技术】2016.09.26 US 15/275,9121.一种图形处理装置，包括：着色器引擎；一个或多个高速缓存存储器；高速缓存控制逻辑，用于控制所述一个或多个高速缓存存储器中的至少一个；以及编解码器单元，与所述一个或多个高速缓存存储器耦合，所述编解码器单元用于：一旦向所述一个或多个高速缓存存储器存储或从所述一个或多个高速缓存存储器驱逐只读表面数据就执行对所述只读表面数据的无损压缩。2.如权利要求1所述的图形处理装置，其中，所述一个或多个高速缓存存储器包括第一高速缓存存储器和第二高速缓存存储器。3.如权利要求2所述的图形处理装置，其中，所述第一高速缓存存储器用于从所述只读表面接收第一部分数据，并且所述编解码器单元用于处理所述第一部分数据以便进行压缩。4.如权利要求3所述的图形处理装置，其中，所述编解码器单元用于在所述第一部分数据向所述第二高速缓存存储器的驱逐期间处理所述第一部分数据以便进行压缩。5.如权利要求3所述的图形处理装置，其中，为了处理所述第一部分数据以便进行压缩，所述编解码器单元用于尝试将所述第一部分数据无损地压缩到目标压缩比，并标记与所述第一部分数据相关联的元数据以指示所述第一部分数据的压缩状态。6.如权利要求5所述的图形处理装置，其中，所述编解码器单元用于尝试将所述第一部分数据无损地压缩到第一目标压缩比，并且如果所述第一部分数据不能够在无数据损失的情况下压缩到所述第一目标压缩比，则尝试将所述第一部分数据无损地压缩到第二目标压缩比。7.如权利要求5所述的图形处理装置，其中，所述编解码器单元用于将所述第一部分数据压缩到第一压缩比，并且如果来自所述只读表面的第二部分数据无法在无数据损失的情况下压缩到所述第一压缩比，则绕过对所述第二部分数据的压缩的完成。8.如权利要求5所述的图形处理装置，其中，所述编解码器单元用于尝试将所述第一部分数据无损地压缩到第一目标压缩比，并且如果所述编解码器单元不能够将所述第一部分数据压缩到所述第一目标压缩比，则尝试将所述第一部分数据无损地压缩到第二目标压缩比。9.如权利要求8所述的图形处理装置，其中，所述一个或多个高速缓存存储器中的所述第二高速缓存存储器用于以第一压缩比存储所述第一部分数据并且以1:1的压缩比存储第二部分数据。10.如权利要求9所述的图形处理装置，其中，所述第二目标压缩比大于1:1的压缩比，并且所述一个或多个高速缓存存储器中的所述第二高速缓存存储器用于以所述第二目标压缩比存储来自所述只读表面的第三部分数据。11.如权利要求1所述的图形处理装置，其中，所述着色器引擎包括顶点处理器和像素处理器中的一个或多个。12.如权利要求11所述的图形处理装置，其中，所述顶点处理器或所述像素处理器用于经由所述编解码器从所述只读表面接收未压缩数据，所述编解码器用于对来自所述只读表面的压缩数据的一个或多个部分进行解压缩。13.如权利要求1至12中任一项所述的图形处理装置，其中，所述只读表面包括用于由所述着色器引擎读取的顶点数据、纹理数据、或其他常数数据。14.一种方法，包括：将缓冲器配置成用于由图形流水线进行只读访问；向与所述图形流水线的高速缓存...

【专利技术属性】
技术研发人员：T·G·阿凯奈莫勒，P·萨蒂，A·考克，D·普费，J·尼尔森，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US