半导体装置及其制造方法制造方法及图纸

一种半导体装置，具备：块状基板；以及外延层，形成在块状基板的表面。块状基板的表面的一部分是包括由至少一个凹部或凸部规定的校准图案在内的校准区域。校准区域的至少一部分由离子注入层构成。

【技术实现步骤摘要】
半导体装置及其制造方法
本公开涉及半导体装置及其制造方法。
技术介绍
功率半导体器件是用于高耐压且流过大电流的用途的半导体元件，期望为低损耗。以往，使用硅(Si)基板的功率半导体器件为主流，但近年来，使用碳化硅基板的功率半导体器件受到关注，开发正在进行。碳化硅与硅相比材料自身的绝缘击穿电压高10倍以上，因此使用了碳化硅的功率半导体器件具有即使使pn结部或肖特基结部的耗尽层变薄也能够维持耐压的特征。因此，当使用碳化硅时，能够减小器件的厚度，并且能够提高掺杂浓度。因此，碳化硅作为用于形成导通电阻低、高耐压且低损耗的功率半导体器件的材料而备受期待。近年来，开发出混合动力车、电动汽车、燃料电池汽车等以电动机为驱动源的车辆。上述碳化硅的特征对驱动这些车辆的电动机的逆变器电路的开关元件有利，因此开发出使用车载用的碳化硅的功率半导体器件。使用碳化硅(SiC)的功率半导体器件通常使用在碳化硅基板上外延生长的碳化硅层来制作。例如，专利文献1公开了使用这样的碳化硅的功率半导体器件的制作方法。在制作功率半导体器件的工艺中，进行多次光刻工序。通常，在碳化硅层上形成校准图案(アライメントパタ一ン)，以校准图案为基准，进行各光刻工序中的光掩模的定位、即掩模对准。校准图案主要由通过干蚀刻形成在碳化硅层的凹部或凸部等规定。在先技术文献专利文献专利文献1：日本特开2007-280978号公报
技术实现思路
本公开提供一种新的技术，其高精度地推定制作功率半导体器件等半导体装置时使用的校准图案的坐标，提高掩模对准的精度。本公开的一个方式的半导体装置具备块状基板和形成在块状基板的表面上的外延层。块状基板的表面的一部分是包含由至少一个凹部或凸部规定的校准图案在内的校准区域。校准区域的至少一部分由离子注入层构成。本公开的另一方式的半导体装置的制造方法具备以下的第1～第6工序。在第1工序中，准备块状基板。在第2工序中，在块状基板的表面形成抗蚀剂膜。在第3工序中，通过光刻去除抗蚀剂膜的一部分以形成掩模层。在第4工序中，通过使用掩模层进行块状基板的蚀刻，从而形成具有校准图案的校准区域。在第5工序中，去除掩模层。在第6工序中，对校准区域的至少一部分进行离子注入。上述的总括性或具体的方式可以通过系统、方法、集成电路、计算机程序或记录介质来实现。或者，可以通过系统、装置、方法、集成电路、计算机程序以及记录介质的任意组合来实现。根据本公开的技术，能够高精度地推定制作半导体装置时使用的校准图案的位置的坐标，提高掩模对准的精度。附图说明图1A是示意性地表示本实施方式的半导体装置100所使用的块状基板11的结构例的俯视图。图1B是示意性地表示在各投射区域96排列有多个元件区域93的结构例的俯视图。图1C是形成于校准区域91的校准图案21的一例的光学显微镜照片。图2A是示意性地表示在块状基板11的表面形成有外延层16的半导体装置的校准区域91的研究例的剖视图。图2B是示意性地表示在块状基板11的表面形成有外延层16的半导体装置的校准区域91的研究例的俯视图。图3A是示意性地表示在本实施方式中的块状基板11的表面形成有外延层16的半导体装置100的校准区域91的结构例的剖视图。图3B是示意性地表示在本实施方式中的块状基板11的表面形成有外延层16的半导体装置100的校准区域91的结构例的俯视图。图4A是示意性地表示本实施方式中的半导体装置100的校准区域91的制造工序的例子的图。图4B是示意性地表示本实施方式中的半导体装置100的校准区域91的制造工序的例子的图。图4C是示意性地表示本实施方式中的半导体装置100的校准区域91的制造工序的例子的图。图4D是示意性地表示本实施方式中的半导体装置100的校准区域91的制造工序的例子的图。图4E是示意性地表示本实施方式中的半导体装置100的校准区域91的制造工序的例子的图。图4F是示意性地表示本实施方式中的半导体装置100的校准区域91的制造工序的例子的图。图5A是示意性地表示应用了本实施方式的MOSFET的制造工序的例子的图。图5B是示意性地表示应用了本实施方式的MOSFET的制造工序的例子的图。图5C是示意性地表示应用了本实施方式的MOSFET的制造工序的例子的图。图5D是示意性地表示应用了本实施方式的MOSFET的制造工序的例子的图。图5E是示意性地表示应用本实施方式的MOSFET的制造工序的例子的图。图6A是表示使用不形成离子注入层25的校准图案21使块状基板11与栅极电极18重合时的、偏离方向22上的重合的偏移量的一例的图。图6B是表示使用形成有离子注入层25的校准图案21使块状基板11与栅极电极18重合时的、偏离方向22上的重合的偏移量的一例的图。符号说明11：块状基板，13：p型阱区，14：源极区域，15：接触区域，16：外延层，16c：沟道层，17：栅极绝缘膜，18：栅极电极，19：源极电极，20：刻面(facetsurface)，20s：边，21：校准图案，21a：凹部，21e：凹部的端，22：偏离方向，23a：新的凹部，23e：新的凹部的端，25：离子注入层，31：掩模层，31F：抗蚀剂膜，38：层间绝缘膜，39：上部布线电极，40：漏电极，90：单元电池，91：校准区域，92：周边区域，93：元件区域，94：与周边区域相邻的区域，95：划线区域，96：投射区域，100：半导体装置，200：半导体装置。具体实施方式(成为本公开的基础的见解)在说明本公开的实施方式之前，说明成为本公开的基础的见解。以下，将功率半导体器件称为半导体装置。在半导体装置的制造中，有时在碳化硅的块状基板的表面形成外延层。为了形成缺陷少的外延层，通常在碳化硅的块状基板中使用(0001)面不与块状基板的表面平行的偏离基板。在偏离基板的表面存在许多微小的阶梯(step)。因此，随着阶梯流生长的进行，在外延层的上表面产生由(0001)面构成的刻面。在块状基板的表面具有由至少一个凹部或凸部规定的校准图案的情况下，由于刻面的存在，无法高精度地推定位于外延层下方的校准图案的坐标，掩模对准的精度降低。专利文献1公开了抑制这样的校准图案的估计精度的降低的半导体装置的制造方法。在专利文献1中，在偏离基板上形成有第一校准图案之后，倾斜偏离基板，在与(0001)面垂直的方向上形成第二校准图案。在形成外延层之前，使用第一校准图案进行掩模对准，形成外延层之后，使用第二校准图案进行掩模对准。在形成于第二校准图案上的外延层中不产生刻面，抑制第二校准图案的估计精度的降低。但是，在专利文献1中，另外需要倾斜偏离基板而形成第二校准图案的工序。本专利技术人基于以上的见解，想到了以下项目所记载的半导体装置及其制造方法。[项目1]一种半导体装置，具备块状基板和在所述块状基板的表面形成的外延层，所述块状基板的所述表面的一部分是包含由至少一个凹部或凸部规定的校准图案的校准区域，所述校准区域的至少一部分由离子注入层构成。[项目2]如项目1所述的半导体装置，在从与所述块状基板的所述表面垂直的方向观察时，所述外延层具有与所述至少一个凹部的端的一部分或至少一个凸部的端的一部分重叠的刻面。[项目3]根据项目2所述的半导体装置，所述刻面具有一对的边，所述一对的边分别与所述至少一个凹部或本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：块状基板；以及外延层，形成在所述块状基板的表面，所述块状基板的所述表面的一部分是包括由至少一个凹部或至少一个凸部规定的校准图案在内的校准区域，所述校准区域的至少一部分由离子注入层构成。

【技术特征摘要】
2017.10.04 JP 2017-1944401.一种半导体装置，具备：块状基板；以及外延层，形成在所述块状基板的表面，所述块状基板的所述表面的一部分是包括由至少一个凹部或至少一个凸部规定的校准图案在内的校准区域，所述校准区域的至少一部分由离子注入层构成。2.根据权利要求1所述的半导体装置，其中，在从与所述块状基板的所述表面垂直的方向观察时，所述外延层具有与所述至少一个凹部的端的一部分或所述至少一个凸部的端的一部分重叠的刻面。3.根据权利要求2所述的半导体装置，其中，所述刻面具有一对的边，所述一对的边分别与所述至少一个凹部的所述端的所述一部分或所述至少一个凸部的所述端的所述一部分平行，将所述块状基板设为所述半导体装置的下侧，并将所述外延层设为所述半导体装置的上侧，所述离子注入层的至少一部分位于所述一对的边中的位于更高的位置的边的正下方。4.根据权利要求2或3所述的半导体装置，其中，所述块状基板是偏离基板，所述校准图案由所述至少一个凹部规定，所述至少一个凹部的所述端的一部分向与所述偏离基板的偏离方向垂直的方向延伸，且位于比所述至少一个凹部的中心靠...

【专利技术属性】
技术研发人员：斋藤浩一，
申请(专利权)人：松下知识产权经营株式会社，
类型：发明
国别省市：日本,JP