集成电路（IC）及其形成方法技术

本申请的各个实施例针对包括具有单元型顶部布局的浮置栅极测试器件的集成电路(IC)，以及用于形成IC的方法。在一些实施例中，IC包括半导体衬底和浮置栅极测试器件。浮置栅极测试器件位于半导体衬底上，并且包括浮置栅电极和位于浮置栅电极上面的控制栅电极。浮置栅电极和控制栅电极部分地限定了岛部的阵列，并且进一步部分地限定了互连岛部的多个桥部。岛部和桥部限定了单元型顶部布局，并且可以例如防止对浮置栅极测试器件的工艺引起的损坏。

【技术实现步骤摘要】
集成电路(IC)及其形成方法
本专利技术的实施例总体涉及半导体领域，更具体地，涉及集成电路及其形成方法。
技术介绍
半导体器件已经经历了指数型增长。随着IC的演化，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))已经减小。集成电路演化中的一些进步包括嵌入式存储技术。嵌入式存储技术是将存储器件与逻辑器件集成在同一半导体芯片上，从而使得存储器件支持逻辑器件的操作。嵌入式存储器可用于智能卡和自动器件等应用中。
技术实现思路
根据本专利技术的一个方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底上形成浮置栅极测试器件结构，其中，所述浮置栅极测试器件结构包括第一浮置栅电极和位于所述第一浮置栅电极上面的第一控制栅电极，其中，所述第一浮置栅电极和所述第一控制栅电极部分地限定岛部的阵列，并且还部分地限定互连所述岛部的多个桥部；在所述半导体衬底上形成存储单元结构，其中，所述存储单元结构包括第二浮置栅电极和位于所述第二浮置栅电极上面的第二控制栅电极；以及沉积覆盖所述浮置栅极测试器件结构和所述存储单元结构的回蚀层，其中，所述回蚀层在所述第一控制栅电极正上方具有第一厚度并且在所述第二控制栅电极正上方具有第二厚度，并且，所述第一厚度和所述第二厚度相同或基本相同。根据本专利技术的另一个方面，提供了一种集成电路(IC)，包括：半导体衬底；以及浮置栅极测试器件，位于所述半导体衬底上，其中，所述浮置栅极测试器件包括浮置栅电极和位于所述浮置栅电极上面的控制栅电极，其中，所述浮置栅电极和所述控制栅电极部分地限定岛部的阵列，并且还部分地限定多个桥部，并且其中，所述多个桥部互连所述岛部。根据本专利技术的又一个方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：形成覆盖半导体衬底的浮置栅极层；图案化所述浮置栅极层以限定所述第一浮置栅极区域和独立于所述第一浮置栅极区域的第二浮置栅极区域；形成覆盖所述第一浮置栅极区域和所述第二浮置栅极区域的控制栅极层；图案化所述控制栅极层以限定第一控制栅电极和第二控制栅电极，其中，所述第一控制栅电极位于所述第一浮置栅极区域上面，其中，所述第一控制栅电极具有控制栅极岛部的控制栅极阵列，并且还具有互连所述控制栅极岛部的多个控制栅极桥部，并且其中，所述第二控制栅电极位于所述第二浮置栅极区域上面并且连接至所述第一控制栅电极；以及在所述第一控制栅电极和所述第二控制栅电极存在的情况下，对所述第一浮置栅极区域和所述第二浮置栅极区域实施第一蚀刻以分别在所述第一控制栅电极和所述第二控制栅电极下面形成第一浮置栅电极和第二浮置栅电极。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。图1A和图1B示出了包括具有单元型顶部布局的浮置栅极测试器件的集成电路(IC)的各个实施例的顶部布局图。图2A至图2F示出了图1A的IC的一些更详细的实施例的顶部布局图，其中，IC包括存储单元阵列。图3A至图3H示出了图1B的IC的一些更详细的实施例的顶部布局图，其中，IC包括存储单元阵列。图4A至图4D示出了图2A和图2B的IC和/或图3A和图3B的IC的一些实施例的各个截面图。图5A和图5B至图27A和图27B示出了用于形成包括具有单元型顶部布局的浮置栅极测试器件的IC的方法的一些实施例的一系列截面图。图28示出了图5A和图5B至图27A和图27B的方法的一些实施例的流程图。图29A和图29B至图41A和图41B示出了图5A和图5B至图27A和图27B的方法的一些可选实施例的一系列截面图，其中，该方法具有栅极替换工艺。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。甚至更多地，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此可以在各个实施例中互换。例如，虽然元件(例如，开口)在一些实施例中可以称为“第一”元件，但是在其它实施例中该元件可以称为“第二”元件。根据利用嵌入式存储技术制造集成电路(IC)的方法，在半导体衬底的半导体存储区域上形成存储单元结构和浮置栅极测试器件结构。浮置栅极测试器件结构包括浮置栅极介电层以及位于浮置栅极介电层上面的浮置栅电极。由于浮置栅极介电层的质量代表存储单元结构的寿命，因此例如可以采用浮置栅极测试器件来测试浮置栅极介电层的质量。形成覆盖半导体衬底的硬掩模层，并且对硬掩模层的顶面实施平坦化以使顶面变平。图案化硬掩模层以从半导体衬底的半导体逻辑区域去除硬掩模层，并且限定覆盖存储单元结构和浮置栅极测试器件结构但不覆盖半导体逻辑区域的存储硬掩模。在存储硬掩模存在的情况下，从半导体逻辑区域处去除在形成存储单元结构和浮置栅极测试器件结构中剩余的残留材料。之后在半导体逻辑区域上沉积并且图案化逻辑器件层，以在半导体逻辑区域上形成逻辑器件结构。该方法的挑战是存储单元结构的高度和浮置栅极测试器件结构的高度超过逻辑器件结构的高度，从而阻碍该方法在将来的工艺节点中的应用。解决方案是在形成存储硬掩模之前分别减小浮置栅极测试器件结构和存储单元结构的高度。沉积覆盖存储单元结构和浮置栅极测试器件结构的回蚀层，并且随后实施非选择性回蚀以分别减小存储单元结构和浮置栅极测试器件结构的高度。非选择性回蚀蚀刻回蚀层、存储单元结构和浮置栅极测试器件结构，直至分别充分地减小存储单元结构和浮置栅极测试器件结构的高度。虽然非选择性回蚀对于减小存储单元结构的高度是有效的，但是非选择性回蚀对于减小浮置栅极测试器件结构的高度是无效的。与存储单元结构的块状浮置栅极顶部布局相比，浮置栅极测试器件结构具有覆盖半导体衬底的大区域的块状浮置栅极顶部布局。块状顶部布局可以例如是具有单个区域而不是多个小区域的顶部布局，并且具有在闭合路径中延伸的单个边界。块状浮置栅极顶部布局分别传播至浮置栅极测试器件结构的顶部和存储单元结构的顶部，从而使得浮置栅极测试器件结构具有块状大面积的顶部布局并且存储单元结构的顶部具有块状小面积的顶部布局。块状大面积的顶部布局和块状小面积的顶部布局之间的面积差导致回蚀层的回蚀材料在回蚀层的沉积期间更容易积聚在浮置栅极测试器件结构上而本文档来自技高网...

【技术保护点】
1.一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底上形成浮置栅极测试器件结构，其中，所述浮置栅极测试器件结构包括第一浮置栅电极和位于所述第一浮置栅电极上面的第一控制栅电极，其中，所述第一浮置栅电极和所述第一控制栅电极部分地限定岛部的阵列，并且还部分地限定互连所述岛部的多个桥部；在所述半导体衬底上形成存储单元结构，其中，所述存储单元结构包括第二浮置栅电极和位于所述第二浮置栅电极上面的第二控制栅电极；以及沉积覆盖所述浮置栅极测试器件结构和所述存储单元结构的回蚀层，其中，所述回蚀层在所述第一控制栅电极正上方具有第一厚度并且在所述第二控制栅电极正上方具有第二厚度，并且，所述第一厚度和所述第二厚度相同或基本相同。

【技术特征摘要】
2017.09.20 US 62/560,967;2018.04.25 US 15/962,1771.一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底上形成浮置栅极测试器件结构，其中，所述浮置栅极测试器件结构包括第一浮置栅电极和位于所述第一浮置栅电极上面的第一控制栅电极，其中，所述第一浮置栅电极和所述第一控制栅电极部分地限定岛部的阵列，并且还部分地限定互连所述岛部的多个桥部；在所述半导体衬底上形成存储单元结构，其中，所述存储单元结构包括第二浮置栅电极和位于所述第二浮置栅电极上面的第二控制栅电极；以及沉积覆盖所述浮置栅极测试器件结构和所述存储单元结构的回蚀层，其中，所述回蚀层在所述第一控制栅电极正上方具有第一厚度并且在所述第二控制栅电极正上方具有第二厚度，并且，所述第一厚度和所述第二厚度相同或基本相同。2.根据权利要求1所述的方法，还包括：对所述回蚀层、所述浮置栅极测试器件结构和所述存储单元结构实施蚀刻以均匀或基本均匀地分别降低所述浮置栅极测试器件结构和所述存储单元结构的高度；以及去除所述回蚀层。3.根据权利要求1所述的方法，还包括：形成覆盖所述浮置栅极测试器件结构和所述存储单元结构但不覆盖所述半导体衬底的半导体逻辑区域的存储硬掩模；以及形成所述半导体逻辑区域的逻辑器件结构，其中，所述逻辑器件结构的形成部分地蚀刻所述存储硬掩模，但不蚀刻所述存储单元结构和所述浮置栅极测试器件结构。4.根据权利要求3所述的方法，其中，所述逻辑器件结构的形成包括：形成覆盖所述存储硬掩模和所述半导体逻辑区域的多个逻辑器件层；图案化所述多个逻辑器件层以限定所述半导体逻辑区域上的所述逻辑器件结构；以及去除所述存储硬掩模。5.根据权利要求3所述的方法，其中，所述存储硬掩模的形成包括：形成覆盖所述浮置栅极测试器件结构、所述存储单元结构和所述半导体逻辑区域的硬掩模层；对所述硬掩模层的顶面实施平坦化以使所...

【专利技术属性】
技术研发人员：林孟汉，谢智仁，高雅真，刘振钦，黄志斌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71