基于反馈环PUF的轻量级认证设备及认证方法技术

本发明专利技术公开了一种基于反馈环PUF的轻量级认证设备，包括N位线性反馈移位寄存器、N位仲裁器PUF模块，M位计数器模块、基于eFuse的反馈网络模块和输出D触发器模块；在时钟周期CLK的控制下，每经过1个时钟周期，N位线性反馈移位寄存器模块输出新的值，N位仲裁器PUF模块输出新的响应；在时钟2^M分频信号CLK_2^M的控制下，N位仲裁器PUF模块的某个响应作为输出D触发器模块的最终输出Out。基于此设备的认证方法，无需存储大量的激励‑响应对，提高了对现有机器学习攻击的弹性，低成本和高安全性的优点对边缘网络中的资源受限设备具有吸引力。

【技术实现步骤摘要】
基于反馈环PUF的轻量级认证设备及认证方法
本专利技术涉及PUF认证
，具体涉及一种基于反馈环PUF的轻量级认证设备及认证方法。
技术介绍
雾计算是云计算到网络边缘的扩展，以分散式架构为特征。雾计算涵盖了广泛的新应用，如实时数据处理，智能医疗保健。身份验证是雾计算中必不可少的安全协议，因为它增强了雾网络中设备之间的相互信任。现有技术中已经致力于开发可行的低成本认证方案以应对资源受限的边缘设备。例如，在具有小计算要求的分布式传感器网络中提出并实现了诸如SPINS，TinySec和LEAP+之类的轻量级对称密钥加密算法。然而，密钥管理和通信开销在这些算法中有所增加。另一方面，已经提出了非对称密钥加密算法，如TinyECC和TinyPBC。然而，它们属于软件级别。因此，硬件和软件的共同优化尚未得到充分考虑。此外，由于几乎所有加密算法的安全性都依赖于“密钥”，因此这些密钥的存储可能容易受到侵入性物理攻击。这个问题在雾计算中甚至是严重的，因为设备通常暴露于来自攻击者的物理访问。为了避免上述问题，基于物理不可克隆功能(PUF)的设备认证得到快速发展。PUF是一种新兴的轻量级安全原语，可从芯片制造中固有的不可预测和不可控制的工艺变化中提取可靠而独特的数字签名。与采用非易失性存储器的传统密钥存储方法不同，秘密信息嵌入到PUF的固有物理结构中。任何侵入性或半侵入性攻击都将不可避免地破坏结构，导致无法提取原始“秘钥”。最近提出了基于PUF的高级认证方案，以便为资源受限的设备提供认证协议，例如RFID标签，传感器等。虽然这些方法在硬件级别提供安全认证，但它们对于大规模边缘设备是不可行的，因为它们需要安全服务器来存储巨大的激励-响应对(CRP)。
技术实现思路
为了克服现有技术上的不足，本专利技术提供了一种基于反馈环PUF的轻量级认证设备及认证方法，无需存储大量的激励-响应对(CRP)，提高了对现有机器学习攻击的弹性，低成本和高安全性的优点对边缘网络中的资源受限设备具有吸引力。为了解决上述技术问题，本专利技术提供了一种基于反馈环PUF的轻量级认证设备，其特征是，包括N位线性反馈移位寄存器、N位仲裁器PUF模块，M位计数器模块、基于eFuse的反馈网络模块和输出D触发器模块；N位线性反馈移位寄存器模块在每个时钟周期输出N位信号，作为N位仲裁器PUF模块的控制信号；N位仲裁器PUF模块通过在对称延迟路径中建立竞争条件以产生响应R；M位计数器模块用来对输入的时钟信号进行2^M分频，输出时钟信号CLK_2^M；基于eFuse的反馈网络模块通过eFuse的不可逆融合来启用反馈网络使R值反馈到N位线性反馈移位寄存器以产生新的控制信号；输出D触发器模块在时钟信号CLK_2^M的控制下将相应响应R作为输出Out。进一步的，N位线性反馈移位寄存器模块，包括1个2选1数据选择器MUX、N个D触发器和K个异或门，2选1数据选择器的两个输入端分别接输入信号Serial_in和异或门xor_1的输出端，选择控制端接控制信号Mode，输出端连接第一个D触发器的输入端D；N个D触发器依次串联连接，N个D触发器的时钟控制端C均接时钟脉冲信号CLK；K个D触发器的输出端与相应异或门输出端异或；N位仲裁器PUF模块，包括1个延迟单元、2N个2选1数据选择器和1个D触发器。2N个2选1数据选择器均匀对称分布为2行N列，每一列包含2个2选1数据选择器，构成两条布局相同的延迟路径，N位线性反馈移位寄存器模块中的N个D触发器的输出信号端分别对应连接N列2选1数据选择器的选择控制端；延迟单元的输入端接时钟脉冲信号CLK，控制输入端连接控制信号Mode，输出端B接第1列的两个2选1数据选择器的输入端；2N个2选1数据选择器交叉连接；第N列的两个2选1数据选择器的输出端分别接D触发器的输入端D和时钟控制端C，D触发器的输出端表示为节点R；M位计数器模块，包括M个D触发器，第一个D触发器的时钟控制端C接延迟单元的输出端B；第一个D触发器的输出端分别连接第一个D触发器的输入端D和第二个D触发器的时钟控制端C；第二个D触发器的输出端接第二个D触发器的输入端D，以此类推，第M个D触发器的输出端输出信号CLK_2^M；基于eFuse的反馈网络模块，包括eFuse、1个电阻、1个非门NOT和1个与门AND；eFuse的一端接电源电压，eFuse的另一端A串联电阻后接地；非门NOT的输入端连接eFuse的端点A，输出端接与门AND的一个输出端；与门AND的输入端分别接非门NOT的输出端和节点R，输出端接异或门xor_K的一个输入端；输出D触发器模块包括1个D触发器，D触发器的输入端D连接节点R，时钟控制端C接M位计数器的输出信号CLK_2^M，输出端Q输出信号Out。进一步的，N取值64，M取值2，K取值4。相应的，本专利技术还提供了一种基于上述认证设备的认证方法，其特征是，包括如下两个阶段：登记阶段、认证阶段；登记阶段：根据设备生成n个激励-响应对CRPs；根据n个激励-响应对CRPs中提取设备的数学模型PUFm，PUFm函数模型表示的是激励值和响应值的一一对应关系；存储设备及其数学模型PUFm构成的特征向量；认证阶段：烧毁eFuse来启用认证设备中基于eFuse的反馈网络；将激励-响应对CRPs中的随机激励值作为激励，对认证设备发起挑战，得到对应的响应值；对于相同的激励值α，数学模型PUFm通过软响应Rs获取响应值；将来自设备的响应值与来自数学模型PUFm的响应值进行对比，如果二者一致则设备认证成功；否则设备认证失败。进一步的，根据n个激励-响应对CRPs中提取设备的数学模型PUFm包括：利用机器学习工具提取设备的数学模型PUFm。进一步的，机器学习工具为SVM或CMA-ES。本专利技术的有益效果包括：本专利技术的轻量级认证方案无需存储大量的激励-响应对(CRP)，提高了对现有机器学习攻击的弹性，低成本和高安全性的优点对边缘网络中的资源受限设备具有吸引力。附图说明图1为反馈环PUF的电路架构图；图2为反馈环PUF的时序图；图3为反馈环PUF的概念架构图；图4为仲裁器PUF的体系结构图；图5为系统时钟和测量信号波形图；图6为测量的HD的频率分布图；图7为反馈环PUF在不同温度下产生的CRP的可靠性；图8为SVM和CMA-ES攻击下所提出的64位反馈环PUF和64位仲裁器PUF预测误差；图9为级数与本原多项式个数以及本原多项式对照表。具体实施方式下面结合附图对本专利技术作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本专利技术的保护范围。本专利技术的基于反馈环PUF的轻量级认证电路，其电路结构如图1所示，包括N位线性反馈移位寄存器、N位仲裁器PUF模块，M位计数器模块、基于eFuse的反馈网络模块和输出D触发器模块；N位线性反馈移位寄存器模块在每个时钟周期输出N位信号，作为N位仲裁器PUF模块的控制信号；N位仲裁器PUF模块通过在对称延迟路径中建立竞争条件以产生响应R；M位计数器模块用来对输入的时钟信号进行2^M分频，输出时钟信号CLK_2^M；基于eFuse的反馈网络模块通过eFuse的不可逆融合来启用反馈网络使R值反馈到N位线性反馈移位寄存器以产生新的控制信号；输出D触发器本文档来自技高网...

【技术保护点】
1.基于反馈环PUF的轻量级认证设备，其特征是，包括N位线性反馈移位寄存器、N位仲裁器PUF模块，M位计数器模块、基于eFuse的反馈网络模块和输出D触发器模块；N位线性反馈移位寄存器模块在每个时钟周期输出N位信号，作为N位仲裁器PUF模块的控制信号；N位仲裁器PUF模块通过在对称延迟路径中建立竞争条件以产生响应R；M位计数器模块用来对输入的时钟信号进行2^M分频，输出时钟信号CLK_2^M；基于eFuse的反馈网络模块通过eFuse的不可逆融合来启用反馈网络使R值反馈到N位线性反馈移位寄存器以产生新的控制信号；输出D触发器模块在时钟信号CLK_2^M的控制下将相应响应R作为输出Out。

【技术特征摘要】
1.基于反馈环PUF的轻量级认证设备，其特征是，包括N位线性反馈移位寄存器、N位仲裁器PUF模块，M位计数器模块、基于eFuse的反馈网络模块和输出D触发器模块；N位线性反馈移位寄存器模块在每个时钟周期输出N位信号，作为N位仲裁器PUF模块的控制信号；N位仲裁器PUF模块通过在对称延迟路径中建立竞争条件以产生响应R；M位计数器模块用来对输入的时钟信号进行2^M分频，输出时钟信号CLK_2^M；基于eFuse的反馈网络模块通过eFuse的不可逆融合来启用反馈网络使R值反馈到N位线性反馈移位寄存器以产生新的控制信号；输出D触发器模块在时钟信号CLK_2^M的控制下将相应响应R作为输出Out。2.根据权利要求1所述的基于反馈环PUF的轻量级认证设备，其特征是，N位线性反馈移位寄存器模块，包括1个2选1数据选择器MUX、N个D触发器和K个异或门，2选1数据选择器的一个输入端接输入信号Serial_in，另一个输入端接K个D触发器的输出端与相应异或门输出端异或结果，选择控制端接控制信号Mode，输出端连接第一个D触发器的输入端D；N个D触发器依次串联连接，N个D触发器的时钟控制端C均接时钟脉冲信号CLK；N位仲裁器PUF模块，包括1个延迟单元、2N个2选1数据选择器和1个D触发器。2N个2选1数据选择器均匀对称分布为2行N列，每一列包含2个2选1数据选择器，构成两条布局相同的延迟路径，N位线性反馈移位寄存器模块中的N个D触发器的输出信号端分别对应连接N列2选1数据选择器的选择控制端；延迟单元的输入端接时钟脉冲信号CLK，控制输入端连接控制信号Mode，输出端B接第1列的两个2选1数据选择器的输入端；2N个2选1数据选择器交叉连接；第N列的两个2选1数据选择器的输出端分别接D触发器的输入端D和时钟控制端C，D触发器的输出端表示为节点R；M位计数器模块，包括M个D触发器，第一个D触发器的时钟控制端C接延迟单元的输出端B...

【专利技术属性】
技术研发人员：曹元，韩丽娟，
申请(专利权)人：河海大学常州校区，
类型：发明
国别省市：江苏,32