CMOS图像传感器输出高速串行LVDS信号校准方法及装置制造方法及图纸

本发明专利技术涉及一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法及装置，CMOS图像传感器输出多通道高速串行LVDS“校准序列”，接收端对接收到的多通道串行LVDS信号进行差分转单端、延时调整、1:8串并转换，完成图像像素时钟和数据的相位对齐，图像像素时钟在图像数据眼图的中间位置采样，使接收端正确的恢复“校准序列”；实时计算当前图像数据的眼图宽度是否满足LVDS信号眼图宽度最小值要求，若满足要求则进行一下通道信号校准，反之则继续当前通道信号校准，保证所有通道串行LVDS信号校准完成之后，外部环境温度与信号电压波动造成串行LVDS信号眼图发生变化时，接收端能够可靠的恢复数字图像数据。

【技术实现步骤摘要】
CMOS图像传感器输出高速串行LVDS信号校准方法及装置
本专利技术属于图像处理领域，涉及一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法及装置。
技术介绍
目前数字图像信号传输方式可以分为并行和串行传输两种方式。但是随着数字图像像素时钟频率和数据传输速率的提高，并行传输方式易受传输介质和外部的干扰，造成在数字图像接收端数据接收错误。低电压差分信号(LVDS)串行传输技术具有高速率、低功耗、低噪声及低电磁干扰等优点，在高速数字图像信号传输中得到了广泛的应用。但是高速串行LVDS图像信号校准方法易受外部环境温度与信号电压波动影响，造成接收端电路板完成LVDS信号校准之后接收端仍然无法正确恢复数字图像数据。为了解决上述问题，特提出一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法，使用高速串行LVDS图像信号眼图宽度数据作为LVDS图像信号校准的参数，提高了信号校准方法的环境适应性。
技术实现思路
要解决的技术问题为了避免现有技术的不足之处，本专利技术提出一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法及装置，能够提高串行LVDS信号校准方法环境适应性。技术方案一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法，其特征在于步骤如下：步骤1、差分转单端：首先将前端CMOS图像传感器输出的多通道LVDS差分信号转换为单端信号；所述多通道LVDS差分信号包括图像同步、时钟及数据差分信号；步骤2、延迟调整：根据相位延迟信号delay_number给出的延迟量，调整各个通道单端信号的相位延迟量值，使得输出各通道单端信号的相位一致；所述相位延迟信号delay_number：将单端信号与设置的“校准序列”进行比较，得到单端信号应当调整的相位延迟量值；步骤3、串并转换：将相位调整后的串行单端信号按1：8的比例，依据信号bit_slip转换为低速8位并行单端数据；所述信号bit_slip控制8位并行数据的bit排列顺序，信号bit_slip的产生是：将单端信号与设置的“校准序列”进行比较，如果不相同发出比特翻转信号，如果相同，计算当前通道数据的眼图宽度width；步骤4：将眼图宽度width与预存的当前通道数据的眼图宽度最小值width_min比较，当width>＝width_min，则当前通道相位对齐完成；当width<width_min，则当前通道相位对齐失败，重复步骤2～步骤3；步骤5：第一通道并行单端数据相位对齐成功之后，进行第二通道并行单端数据相位对齐，重复步骤2～步骤4。一种实现所述改进的CMOS图像传感器输出高速串行LVDS信号校准方法的装置，其特征在于包括差分转单端模块、延迟调整模块、串并转换模块、通道选择模块、相位对齐模块及LVDS信号眼图宽度数据模块；差分转单端模块为输入端，将前端CMOS图像传感器输出的多通道LVDS差分信号转换为单端信号；其输出依次串联延迟调整模块、串并转换模块、通道选择模块和相位对齐模块；延迟调整模块，依据后端相位对齐模块的反馈信号delay_number，实时调整各个通道单端信号的相位延迟量值，输出至串并转换模块；串并转换模块将延迟调整模块输出的高速串行单端信号按1：8的比例，依据后端相位对齐模块的反馈信号bit_slip转换为低速8位并行单端数据输出至通道选择模块；通道选择模块控制相位对齐模块的选择通道，将各个通道数据依次输出相位对齐模块，相位对齐模块将单端数据与预先设置的“校准序列”比较后，向延迟调整模块发出相位调整反馈信号delay_number，向串并转换模块发出比特转换反馈信号bit_slip，并计算调整到位的LVDS信号眼图宽度数据并输出；LVDS信号眼图宽度数据模块提供经过测量得到的各个通道LVDS信号在高低温环境下眼图宽度数据的最小值。有益效果本专利技术提出的一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法及装置，CMOS图像传感器输出多通道高速串行LVDS“校准序列”，接收端对接收到的多通道串行LVDS信号进行差分转单端、延时调整、1:8串并转换，完成图像像素时钟和数据的相位对齐，图像像素时钟在图像数据眼图的中间位置采样，使接收端正确的恢复“校准序列”；实时计算当前图像数据的眼图宽度是否满足LVDS信号眼图宽度最小值要求，若满足要求则进行一下通道信号校准，反之则继续当前通道信号校准，保证所有通道串行LVDS信号校准完成之后，外部环境温度与信号电压波动造成串行LVDS信号眼图发生变化时，接收端能够可靠的恢复数字图像数据。本专利技术的优点：使用高速串行LVDS图像信号眼图宽度数据，以提高串行LVDS信号校准方法环境适应性。该方法占用FPGA资源少，实时性好，易于FPGA实现。环境适应性强，在外部环境温度变化时，串行LVDS图像信号接收端仍能可靠的恢复数字图像数据。附图说明图1：是本专利技术的算法流程。具体实施方式现结合实施例、附图对本专利技术作进一步描述：实现改进的CMOS图像传感器输出高速串行LVDS信号校准方法的装置，其特征在于包括差分转单端模块、延迟调整模块、串并转换模块、通道选择模块、相位对齐模块及LVDS信号眼图宽度数据模块；差分转单端模块为输入端，将前端CMOS图像传感器输出的多通道LVDS差分信号转换为单端信号；其输出依次串联延迟调整模块、串并转换模块、通道选择模块和相位对齐模块；延迟调整模块，依据后端相位对齐模块的反馈信号delay_number，实时调整各个通道单端信号的相位延迟量值，输出至串并转换模块；串并转换模块将延迟调整模块输出的高速串行单端信号按1：8的比例，依据后端相位对齐模块的反馈信号bit_slip转换为低速8位并行单端数据输出至通道选择模块；通道选择模块控制相位对齐模块的选择通道，将各个通道数据依次输出相位对齐模块，相位对齐模块将单端数据与预先设置的“校准序列”比较后，向延迟调整模块发出相位调整反馈信号delay_number，向串并转换模块发出比特转换反馈信号bit_slip，并计算调整到位的LVDS信号眼图宽度数据并输出；LVDS信号眼图宽度数据模块提供经过测量得到的各个通道LVDS信号在高低温环境下眼图宽度数据的最小值。实现步骤如下：(a)差分转单端：首先将前端CMOS图像传感器输出的多通道LVDS差分信号(包括图像同步，时钟及数据差分信号)送入差分转单端模块转换为单端信号，例如一对差分时钟为clk_p与clk_n，转换为单端时钟信号clk；(b)延迟调整：由于前端CMOS图像传感器输出的多通道LVDS差分信号传输路径不同，造成FPGA芯片接收到的多通道信号相位不一致，可能导致数据采样错误，因此需要将多通道单端信号送入延迟调整模块，依据后端相位对齐模块的反馈信号delay_number，实时调整各个通道单端信号的相位延迟量值(延迟增大或减小)，输出各个通道相位一致的单端信号；(c)串并转换：将延迟调整模块输出的高速串行单端信号按1：8的比例，依据后端相位对齐模块的反馈信号bit_slip转换为低速8位并行单端数据，相位对齐模块的反馈信号bit_slip的作用是控制8位并行数据的bit排列顺序，例如反馈信号bit_slip为0时，8位并行数据为1010_1100，当反馈信号b本文档来自技高网...

【技术保护点】
1.一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法，其特征在于步骤如下：步骤1、差分转单端：首先将前端CMOS图像传感器输出的多通道LVDS差分信号转换为单端信号；所述多通道LVDS差分信号包括图像同步、时钟及数据差分信号；步骤2、延迟调整：根据相位延迟信号delay_number给出的延迟量，调整各个通道单端信号的相位延迟量值，使得输出各通道单端信号的相位一致；所述相位延迟信号delay_number：将单端信号与设置的“校准序列”进行比较，得到单端信号应当调整的相位延迟量值；步骤3、串并转换：将相位调整后的串行单端信号按1：8的比例，依据信号bit_slip转换为低速8位并行单端数据；所述信号bit_slip控制8位并行数据的bit排列顺序，信号bit_slip的产生是：将单端信号与设置的“校准序列”进行比较，如果不相同发出比特翻转信号，如果相同，计算当前通道数据的眼图宽度width；步骤4：将眼图宽度width与预存的当前通道数据的眼图宽度最小值width_min比较，当width>＝width_min，则当前通道相位对齐完成；当width

【技术特征摘要】
1.一种改进的CMOS图像传感器输出高速串行LVDS信号校准方法，其特征在于步骤如下：步骤1、差分转单端：首先将前端CMOS图像传感器输出的多通道LVDS差分信号转换为单端信号；所述多通道LVDS差分信号包括图像同步、时钟及数据差分信号；步骤2、延迟调整：根据相位延迟信号delay_number给出的延迟量，调整各个通道单端信号的相位延迟量值，使得输出各通道单端信号的相位一致；所述相位延迟信号delay_number：将单端信号与设置的“校准序列”进行比较，得到单端信号应当调整的相位延迟量值；步骤3、串并转换：将相位调整后的串行单端信号按1：8的比例，依据信号bit_slip转换为低速8位并行单端数据；所述信号bit_slip控制8位并行数据的bit排列顺序，信号bit_slip的产生是：将单端信号与设置的“校准序列”进行比较，如果不相同发出比特翻转信号，如果相同，计算当前通道数据的眼图宽度width；步骤4：将眼图宽度width与预存的当前通道数据的眼图宽度最小值width_min比较，当width>＝width_min，则当前通道相位对齐完成；当width<width_min，则当前通道相位对齐失败，重复步骤2～步骤3；步骤5：第一通道并行单端数据相位对齐成功之后，...

【专利技术属性】
技术研发人员：孔冬，陈超，田立坤，汪江华，
申请(专利权)人：中国航空工业集团公司洛阳电光设备研究所，
类型：发明
国别省市：河南,41