图像传感器的数据读出装置制造方法及图纸

一种图像传感器的数据读出装置，包括：列级寄存器、译码模块、数据接收模块、同步模块和数字控制模块，其中：列级寄存器，包括多列列寄存器，每一个列寄存器均设有时钟位，时钟位内预存时钟数据；译码模块，适于接收数字控制模块输出的地址信号并进行译码，根据译码后的地址信号选择列级寄存器中对应的列寄存器进行数据输出；数据接收模块，对其中从列寄存器时钟位获取的时钟数据进行放大、整形后得到时钟信号；同步模块，用由时钟数据生成的时钟信号的上升沿和下降沿对整形后的图像数据进行时序同步。采用上述方案，使得由时钟数据得到的时钟信号与整形后的图像数据具有相匹配的延时，在同步数据时有更多的时间裕量，提升数据读出速度。

Data Readout Device of Image Sensor

A data readout device for image sensor includes column register, decoding module, data receiving module, synchronization module and digital control module, in which column register includes multi-column register, each column register has a clock bit, and clock data is pre-stored in the clock bit; decoding module is suitable for receiving the address signal output by digital control module and performing. Decoding, according to the decoded address signal, select the corresponding column register in column level register for data output; data receiving module, which amplifies and shapes the clock data acquired from the column register to get the clock signal; synchronization module, which synchronizes the shaping image data with the rising and falling edges of the clock signal generated by the clock data. \u3002 By using the above scheme, the clock signal obtained from the clock data has a matching delay with the shaping image data, and there is more time margin in synchronizing data to improve the data reading speed.

【技术实现步骤摘要】
图像传感器的数据读出装置
本专利技术涉及集成电路领域，尤其涉及一种图像传感器的数据读出装置。
技术介绍
如今，采用列级模数转换(Analog-to-DigitalConverter，ADC)架构的CMOS图像传感器具有集成度高、功耗低以成本低等优点，广泛应用于图像采集领域。现有技术中，列级ADC架构的CMOS图像传感器的数据读出装置在工作过程中，通常由时序控制模块依次输出地址，经译码模块对地址进行译码后，译码模块选择列级寄存器中对应的列寄存器，并通过总线输出数据至数据处理模块。然而，由于总线通常长度较长，导致从列级寄存器最左列至最右列的数据读出的延迟有较大差异，对数据接收端的数据同步造成很大困难，因而限制了数据读出速度。
技术实现思路
本专利技术解决的技术问题是如何提升列级寄存器数据的读出速度。为解决上述技术问题，本专利技术实施例提供一种图像传感器的数据读出装置，包括：列级寄存器、译码模块、数据接收模块、同步模块和数字控制模块，其中：所述列级寄存器，包括多列用于存储图像数据的列寄存器，每一个列寄存器均设有时钟位，时钟位内预存时钟数据；所述译码模块，分别和所述列级寄存器与所述数字控制模块连接，适于接收所述数字控制模块输出的地址信号并进行译码，根据译码后的地址信号选择所述列级寄存器中对应的列寄存器进行数据输出；所述数据接收模块，分别和所述列级寄存器与所述同步模块连接，用于接收列寄存器输出的数据，并对所述列寄存器输出的数据进行放大、整形后输出至所述同步模块，对从列寄存器的时钟位获取的时钟数据进行放大、整形后得到时钟信号；所述同步模块，分别和所述数据接收模块与所述数字控制模块连接，用由时钟数据经放大、整形后得到的时钟信号对图像数据进行时序同步，并将所述获取的图像数据传输至所述数字控制模块。可选的，所述列级寄存器中，相邻的列寄存器的时钟位存储的时钟数据不相同。可选的，所述列级寄存器中，偶数列的列寄存器的时钟位存储的时钟数据为0，奇数列的列寄存器的时钟位存储的时钟数据为1；或，偶数列的时钟位存储的时钟数据为1，奇数列的时钟位存储的时钟数据为0；或，根据列寄存器的数据输出顺序，配置时钟位存储的时钟数据为0或1。可选的，所述译码模块，适于在所述数字控制模块的控制下，按照读取顺序依次选择所述列级寄存器中对应的列寄存器进行数据输出，所述读取顺序中，任意连续的两个列寄存器的时钟位存储的时钟数据不相同。可选的，异步FIFO模块，分别和所述数据接收模块、所述同步模块与所述数字控制模块连接，用于使用所述放大、整形后的数据中的时钟数据作为时钟来接收所述同步模块输出的图像数据，使用所述数字控制模块中的基准时钟信号作为时钟来输出所述异步FIFO模块缓存的图像数据，并将图像数据传输至所述数字控制模块。可选的，数据读出总线，分别与列级寄存器中的所有列寄存器以及数据接收模块连接；列寄存器通过数据读出总线将图像数据和时钟数据输出至数据接收模块。可选的，所述数据读出总线是差分信号线或单端信号线。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：通过在列级寄存器的每个列寄存器增加预存时钟数据的时钟位，同步模块根据放大、整形后的数据中的时钟数据得到的时钟信号，对图像数据进行时序同步。采用上述方案，使得由时钟数据得到的时钟信号与整形后的图像数据具有相匹配的延时，在同步数据时有更多的时间裕量，提升数据读出速度。附图说明图1是本专利技术实施例提供的图像传感器的数据读出装置的结构示意图。具体实施方式现有技术中，列级ADC架构的CMOS图像传感器的数据读出装置在工作过程中，通常由时序控制模块依次输出地址，经译码模块对地址进行译码后，译码模块选择列级寄存器中对应的列寄存器，并通过总线输出数据至数据处理模块。然而，由于总线通常长度较长，导致从列级寄存器最左列至最右列的数据读出的延迟有较大差异，对数据接收端的时钟同步造成很大困难，因而限制了数据读出速度。本专利技术实施例中，通过在列级寄存器的每个列寄存器增加预存时钟数据的时钟位，数据接收模块通过读取时钟数据形成时钟信号，用此时钟信号来对图像数据进行采样同步。采用上述方案，使得生成的时钟与读取的图像数据具有相匹配的延时，在同步数据时有更多的时间裕量，提升数据读出速度。为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参阅图1，其为本专利技术实施例提供的图像传感器的数据读出装置的结构示意图，具体包括：列级寄存器11、译码模块12、数据接收模块15、同步模块14、异步FIFO(先进先出寄存器)模块16和数字控制模块13，其中：所述列级寄存器11，包括多列用于存储图像数据的列寄存器11a，每一个列寄存器11a均设有时钟位11b，每一个时钟位11b内均预存时钟数据；所述译码模块12，分别和所述列级寄存器11与所述数字控制模块13连接，适于接收所述数字控制模块13输出的地址信号并进行译码，根据译码后的地址信号选择所述列级寄存器11中对应的列寄存器11a进行数据输出；所述数据接收模块15，分别和数据读出总线与所述同步模块连接。数据接收模块将读出总线上的信号进行放大、整形。其中，从列寄存器11a的时钟位11b获取的时钟数据，经放大、整形后得到时钟信号CLK2，即数据传输过程中的时钟信号CLK2。所述同步模块14，分别和所述数据接收模块与所述数字控制模块13连接，用时钟信号CLK2的上升沿和下降沿对整形后的图像数据进行同步。并将所述获取的图像数据传输至所述数字控制模块13。所述异步FIFO模块16，分别和所述数据接收模块15、所述同步模块14与所述数字控制模块13连接，将时钟信号CLK2作为时钟来接收所述同步模块14输出的图像数据，使用所述数字控制模块13中的基准时钟信号CLK1作为时钟来输出缓存的图像数据，并将图像数据传输至所述数字控制模块13在具体实施中，图像传感器中的像素阵列将图像每个像素的光信息转换为电压信号，列级ADC将所述电压信号量化为数字信号，所述数字信号即为所述图像数据，存储于列级寄存器11的列寄存器11a中。在具体实施中，列级寄存器11的列寄存器11a具有相对应的地址，通常按照从左到右的顺序(或从右到左的顺序)对应地址0、1、2、3……n，也可以由用户根据实际情况设定。在具体实施中，所述数字控制模块13起到数据处理端以及控制端的作用。数字控制模块13输出其选择的地址至译码模块12，译码模块12将地址译码后选择对应的列寄存器11a，列寄存器11a通过总线可以将数据最终传输至数字控制模块13。在具体实施中，为便于描述，假设所有列寄存器中存储的数据从上至下依次为D0、D1、D2、……、Dn。在具体实施中，列寄存器11a连接着数据读出总线，第0位读出线连接着所有列的第0位寄存器(D0)，第1位读出线连接着所有列的第1位(D1)，以此类推，第n位读出线连接着所有列的第n位(Dn)，时钟位读出线连接着所有列的时钟位。数据读出总线可以是差分信号线或单端信号线。数据读出总线中的各条线的负载及寄生电阻电容应尽量一致，以保证各线上的延时尽量一致。在具体实施中，数据读出总线连接列级寄存器11中的所有列寄存器11a，列寄存器11a通过数据读出总线输出数据。在现有技术中，由于列级寄存器11从左至右的本文档来自技高网...

【技术保护点】
1.一种图像传感器的数据读出装置，其特征在于，包括：列级寄存器、译码模块、数据接收模块、同步模块和数字控制模块，其中：所述列级寄存器，包括多列用于存储图像数据的列寄存器，每一个列寄存器均设有时钟位，时钟位内预存时钟数据；所述译码模块，分别和所述列级寄存器与所述数字控制模块连接，适于接收所述数字控制模块输出的地址信号并进行译码，根据译码后的地址信号选择所述列级寄存器中对应的列寄存器进行数据输出；所述数据接收模块，分别和所述列级寄存器与所述同步模块连接，用于接收列寄存器输出的数据，并对所述列寄存器输出的数据进行放大、整形后输出至所述同步模块，对从列寄存器的时钟位获取的时钟数据进行放大、整形后得到时钟信号；所述同步模块，分别和所述数据接收模块与所述数字控制模块连接，用由时钟数据经放大、整形后得到的时钟信号对图像数据进行时序同步，并将所述获取的图像数据传输至所述数字控制模块。

【技术特征摘要】
1.一种图像传感器的数据读出装置，其特征在于，包括：列级寄存器、译码模块、数据接收模块、同步模块和数字控制模块，其中：所述列级寄存器，包括多列用于存储图像数据的列寄存器，每一个列寄存器均设有时钟位，时钟位内预存时钟数据；所述译码模块，分别和所述列级寄存器与所述数字控制模块连接，适于接收所述数字控制模块输出的地址信号并进行译码，根据译码后的地址信号选择所述列级寄存器中对应的列寄存器进行数据输出；所述数据接收模块，分别和所述列级寄存器与所述同步模块连接，用于接收列寄存器输出的数据，并对所述列寄存器输出的数据进行放大、整形后输出至所述同步模块，对从列寄存器的时钟位获取的时钟数据进行放大、整形后得到时钟信号；所述同步模块，分别和所述数据接收模块与所述数字控制模块连接，用由时钟数据经放大、整形后得到的时钟信号对图像数据进行时序同步，并将所述获取的图像数据传输至所述数字控制模块。2.根据权利要求1所述的图像传感器的数据读出装置，其特征在于，所述列级寄存器中，相邻的列寄存器的时钟位存储的时钟数据不相同。3.根据权利要求2所述的图像传感器的数据读出装置，其特征在于，所述列级寄存器中，偶数列的列寄存器的时钟位存储的时钟数据为0，奇数列的列寄存器的时钟位存储...

【专利技术属性】
技术研发人员：吕涛，
申请(专利权)人：昆山锐芯微电子有限公司，
类型：发明
国别省市：江苏,32