一种数字低压差稳压器制造技术

本发明专利技术涉及一种数字低压差稳压器，包括：输入端；输出端；电压比较模块，电连接至输出端，用于将输出端的输出电压与基准电压进行比较，并输出比较信号；移位寄存器组，电连接电压比较模块，用于接收比较信号，并根据比较信号调节移位寄存器组中每一列位的移动方向；PMOSFET阵列组，电连接移位寄存器组，用于根据移位寄存器组中每一列位的移动方向导通PMOSFET阵列中晶体管，并得到输出电压；辅助模拟调节电路，分别电连接电压输入端、移位寄存器组、电压输出端、PMOSFET阵列组，及负载，用于负载发生变化时对输出电压进行调整。本发明专利技术的数字低压差稳压器，电容面积大幅度减小，电路更加简单，且当负载瞬变时的响应速度更快、造成的下冲电压更小。

【技术实现步骤摘要】
一种数字低压差稳压器
本专利技术一种低压差稳压器，更具体地说，涉及一种可消除片外电容可降低下冲电压的具有快速瞬态响应的数字低压差稳压器。
技术介绍
随着特征尺寸日益缩小、集成密度不断提高，集成电路对电源电压的要求越来越苛刻，因此电源管理技术受到设计者的广泛关注。低压差稳压器(LDO)作为核心的电源管理模块，一直以来都是集成电路设计领域的研究热点。随着集成电路规模的不断扩大，如今使用单片LDO很难满足片上系统(SOC)对电源的需求，因此通常采用片上集成的阵列LDO为SOC芯片供电。为了提高电路效率，兼顾不同模块对电源电压的不同需求，在现代电源管理技术中，将电路分为不同的电压域。先利用DC/DC开关稳压器将外部输入的电源电压降至不同的合理数值，再使用阵列LDO进行精确控制。由于电路功耗与电源电压存在着直接关系，低功耗的数字电路在接近晶体管阈值的超低电源电压下工作。对于传统的低压差稳压器(LDO)，由于其具有响应速度快、输出纹波小、占用芯片面积小等特点，因此被广泛地应用在各种电子设备中。然而由于传统的模拟LDO主要由一个误差放大器和功率晶体管组成，当电源电压下降至近阈值电压水平时，模拟误差放大器没有足够的电压余量使功率晶体管导通，并且在低压条件下，模拟LDO的环路增益下降，动态范围降低，并且工艺迁移性差。因此，近些年来，数字低压差稳压器(DLDO)由于其良好的工艺可迁移性和低电压工作能力而备受关注并且逐渐被大家认可。然而在不断的研究中，发现数字低压差稳压器(DLDO)也存在一些缺陷，比如，有些数字低压差稳压器由于移位寄存器在每个时钟周期只改变一位温度计码，因此对负载变化的快速响应需要非常高的时钟频率，从而造成功耗按比例增加；并且需要较大的片外负载电容来处理负载瞬变，存在响应速度、输出精度、功耗和面积的折中，为了提高响应速度必须牺牲功耗和面积，难以达到应用要求。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种可消除片外电容可降低下冲电压的具有快速瞬态响应的数字低压差稳压器。本专利技术要解决的技术问题通过以下技术方案实现：一种数字低压差稳压器，包括：电压输入端(Vin)；电压输出端(Vout)；电压比较模块，电连接至所述电压输出端(Vout)，用于将所述电压输出端(Vout)的输出电压与基准电压进行比较，并输出比较信号；移位寄存器组，电连接所述电压比较模块，用于接收所述比较信号，并根据所述比较信号调节移位寄存器组中每一列位的移动方向；PMOSFET阵列组，电连接所述移位寄存器组，用于根据所述移位寄存器组中每一列位的移动方向导通所述PMOSFET阵列中晶体管以调整所述输出电压；辅助模拟调节电路，分别电连接所述电压输入端(Vin)、所述移位寄存器组、所述电压输出端(Vout)、所述PMOSFET阵列组，及负载；用于负载发生变化时对输出电压进行调整。作为本专利技术的一个实施例，所述电压比较模块包括：电压比较器、比较控制器、计数器、第一选择器、第二选择器、逻辑门和基准电压模块，其中，所述电压比较器的第一输入端电连接至所述输出端(Vout)，其第二输入端电连接至所述基准电压模块，其输出端电连接至所述移位寄存器组；所述比较控制器的第一输入端电连接至所述输出端(Vout)，其第二输入端电连接至所述基准电压模块，其第三输入端电连接时钟信号端(CLK)，其输出端电连接至所述计数器的输入端；所述计数器的输入端电连接至所述比较控制器的输出端，其输出端电连接至所述第一选择器的选择信号端；所述第一选择器的第一输入端电连接至所述电压比较器的时钟信号端(CLK)，其第二输入端电连接至接地端，其输出端电连接至所述移位寄存器组；所述第二选择器的第一输入端电连接至所述时钟信号端(CLK)，其第二输入端电连接接地端，其输出端电连接至所述移位寄存器组；所述逻辑门的第一输入端电连接至所述比较控制器的输出端，其第二输入端电连接至所述移位寄存器组，其输出端电连接至所述第二选择器的选择信号端。作为本专利技术的一个实施例，所述移位寄存器组包括：第一移位寄存器、第二移位寄存器和第三移位寄存器，其中，所述第一移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第一选择器的输出端，其第一输出端电连接至所述逻辑门的第二输入端，其第二输出端电连接至所述PMOSFET组阵列；所述第二移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二选择器的输出端，其第一输出端电连接至所述第三移位寄存器的第二输入端，其第二输出端电连接至所述PMOSFET阵列组；所述第三移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二移位寄存器的第二输出端，其输出端分别电连接至所述PMOSFET阵列组和所述辅助模拟调节电路。作为本专利技术的一个实施例，所述第一移位寄存器、所述第二移位寄存器、所述第三移位寄存器的位宽不同。作为本专利技术的一个实施例，所述PMOSFET阵列组包括第一PMOSFET阵列、第二PMOSFET阵列、第三PMOSFET阵列和第四PMOSFET阵列；其中，所述第一PMOSFET阵列的第一传输端电连接至所述电压输入端(Vin)，其控制端电连接至所述第一移位寄存器的第二输出端，其第二传输端电连接至所述电压输出端(Vout)；所述第二PMOSFET阵列的第一传输端电连接至所述电压输入端(Vin)，其控制端电连接至所述第二移位寄存器的第二输出端，其输出端电连接至所述输出端(Vout)；所述第二PMOSFET阵列的第一输入端电连接至所述电压输入端(Vin)，其第二输入端电连接至所述第二移位寄存器的第二输出端，其输出端电连接至所述电压输出端(Vout)；所述第三PMOSFET阵列的第一输入端电连接至所述电压输入端(Vin)，其第二输入端电连接至所述第三移位寄存器的输出端，其输出端电连接至所述电压输出端(Vout)；所述第四PMOSFET阵列的第一输入端电连接至所述电压输入端(Vin)，其第二输入端电连接至所述辅助模拟调节电路的输出端，其输出端电连接至所述电压输出端(Vout)。作为本专利技术的一个实施例，所述第一PMOSFET阵列、所述第二PMOSFET阵列、所述第三PMOSFET阵列和所述第四PMOSFET阵列中PMOSFET的尺寸不同。作为本专利技术的一个实施例，所述辅助模拟调节电路包括下冲检测电路和与门电路，其中，所述下冲检测电路的输入端电连接至所述电压输入端(Vin)，其输出端电连接至所述与门电路的第二输入端和所述电压输出端(Vout)；所述与门电路的第一输入端电连接至所述第三移位寄存器的输出端，其第二输入端电连接至所述下冲检测电路的输出端，其输出端电连接至所述第四PMOSFET阵列的第一输入端。作为本专利技术的一个实施例，所述下冲检测电路包括CMOS反相器、电阻R和电容C，其中，所述CMOS反相器的输入端电连接至所述电压输入端(Vin)，其输出端电连接至所述电阻R的输入端；所述CMOS反相器的栅极和漏极连接；所述电阻R的输入端电连接至所述CMOS反相器的控制端，其输出端电连接至所述电容C的输入端；所述电容C的输入端电连接至所述电阻R的输出端，其输出端电连接至所述电压输出端(Vout)；所述电阻R和电容C之间本文档来自技高网...

【技术保护点】
1.一种数字低压差稳压器，其特征在于，包括：电压输入端(Vin)；电压输出端(Vout)；电压比较模块，电连接至所述电压输出端(Vout)，用于将所述电压输出端(Vout)的输出电压与基准电压进行比较，并输出比较信号；移位寄存器组，电连接所述电压比较模块，用于接收所述比较信号，并根据所述比较信号调节移位寄存器组中每一列位的移动方向；PMOSFET阵列组，电连接所述移位寄存器组，用于根据所述移位寄存器组中每一列位的移动方向导通所述PMOSFET阵列中晶体管以调整所述输出电压；辅助模拟调节电路，分别电连接所述电压输入端(Vin)、所述移位寄存器组、所述电压输出端(Vout)、所述PMOSFET阵列组，及负载；用于负载发生变化时对输出电压进行调整。

【技术特征摘要】
1.一种数字低压差稳压器，其特征在于，包括：电压输入端(Vin)；电压输出端(Vout)；电压比较模块，电连接至所述电压输出端(Vout)，用于将所述电压输出端(Vout)的输出电压与基准电压进行比较，并输出比较信号；移位寄存器组，电连接所述电压比较模块，用于接收所述比较信号，并根据所述比较信号调节移位寄存器组中每一列位的移动方向；PMOSFET阵列组，电连接所述移位寄存器组，用于根据所述移位寄存器组中每一列位的移动方向导通所述PMOSFET阵列中晶体管以调整所述输出电压；辅助模拟调节电路，分别电连接所述电压输入端(Vin)、所述移位寄存器组、所述电压输出端(Vout)、所述PMOSFET阵列组，及负载；用于负载发生变化时对输出电压进行调整。2.根据权利要求1所述的数字低压差稳压器，其特征在于，所述电压比较模块包括：电压比较器、比较控制器、计数器、第一选择器、第二选择器、逻辑门和基准电压模块，其中，所述电压比较器的第一输入端电连接至所述输出端(Vout)，其第二输入端电连接至所述基准电压模块，其输出端电连接至所述移位寄存器组；所述比较控制器的第一输入端电连接至所述输出端(Vout)，其第二输入端电连接至所述基准电压模块，其第三输入端电连接时钟信号端(CLK)，其输出端电连接至所述计数器的输入端；所述计数器的输入端电连接至所述比较控制器的输出端，其输出端电连接至所述第一选择器的选择信号端；所述第一选择器的第一输入端电连接至所述时钟信号端(CLK)，其第二输入端电连接至接地端，其输出端电连接至所述移位寄存器组；所述第二选择器的第一输入端电连接至所述时钟信号端(CLK)，其第二输入端电连接接地端，其输出端电连接至所述移位寄存器组；所述逻辑门的第一输入端电连接至所述比较控制器的输出端，其第二输入端电连接至所述移位寄存器组，其输出端电连接至所述第二选择器的选择信号端。3.根据权利要求2所述的数字低压差稳压器，其特征在于，所述移位寄存器组包括：第一移位寄存器、第二移位寄存器和第三移位寄存器，其中，所述第一移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第一选择器的输出端，其第一输出端电连接至所述逻辑门的第二输入端，其第二输出端电连接至所述PMOSFET组阵列；所述第二移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二选择器的输出端，其第一输出端电连接至所述第三移位寄存器的第二输入端，其第二输出端电连接至所述PMOSFET阵列组；所述第三移位寄存器的第一输入端电连接至所述电压比较器的输...

【专利技术属性】
技术研发人员：史江义，汪滔，甘路，马佩军，曹宁，李涛涛，陈琦璇，员维维，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61