DDR控制器写入均衡方法及装置、系统、存储计算机制造方法及图纸

本发明专利技术公开了一种DDR控制器写入均衡方法及装置、系统、存储介质，通过在检测到DDR控制器处于写入均衡时，将时钟信号源从输出连续时钟信号切换至输出单脉冲时钟信号，由单脉冲时钟信号与数据相关信号之间的延时时间来确定和对应的时延值，根据时延值调整数据相关信号与单脉冲时钟信号对齐，由于单脉冲时钟信号之间的时间间隔相对比较长，使得在DQS信号对时钟信号采样时不会出现相邻周期信号的交叉采集的情况，从而避免了DDR控制器误认为时钟信号同步成功的现象，降低了DDR控制器数据的写入错误率，提高了用户的使用体验。

DDR Controller Writing Equalization Method and Device, System and Storage Computer

The invention discloses a DDR controller writing equalization method and device, system and storage medium. By detecting that the DDR controller is writing equalization, the clock signal source is switched from the output continuous clock signal to the output single pulse clock signal. The delay time between the single pulse clock signal and the data related signal is determined and the corresponding delay value is adjusted according to the delay value. The data correlation signal is aligned with the single pulse clock signal. Because the time interval between the single pulse clock signals is relatively long, there will be no cross-collection of adjacent periodic signals when the DQS signal samples the clock signal, thus avoiding the phenomenon that the DDR controller mistakenly thinks that the clock signal synchronization is successful, reducing the write error rate of the DDR controller data, and improving the performance of the DDR controller. User experience.

【技术实现步骤摘要】
DDR控制器写入均衡方法及装置、系统、存储计算机
本专利技术涉及DDRSDRAM
，尤其是一种DDR控制器写入均衡方法及装置、系统、存储计算机。
技术介绍
为了信号拥有更好的完整性，DDR存储模块采用了“flyby”结构的命令、地址、时钟总线。“flyby”结构能减少总线数量，但是会导致每个DRAM的时钟与选通信号存在时间偏移，使控制器难以维持tDQSS、tDSS与tDSH这些时序参数的正确性。因此，DDRSDRAM就提供了WriteLeveling(写入均衡)这一特性来补偿这些时间偏移误差。DDR控制器可根据WriteLeveling特性和DDRSDRAM的反馈来调节DQS-DQS#和CK-CK#之间的关系。在WriteLeveling过程中，控制器可通过调节DQS-DQS#的延时设置，来将DQS-DQS#的上升沿与SDRAM引脚的时钟对齐。SDRAM通过DQ输出由DQS-DQS#上升沿采样的CK-CK#。DDR控制器不断调整DQS-DQS#的延时，直到检测到0→1的跳变，由此种方式确定的DQS-DQS#延时可确保tDQSS无误。此外，tDQSS、tDSS与tDSH都需要被满足。目前，市场上的DDR控制器在完成WriteLeveling的过程中都是使用连续的CK-CK#时钟,时序图如图1所示。这种传统方法比较容易实现，DDR控制器不需要变换CK-CK#时钟，只需要控制DQS-DQS#信号。但是当CK-CK#时钟和DQS-DQS#信号的时间偏移出现下面两种情况时，WriteLeveling的结果会出错：(1)当CK-CK#时钟和DQS-DQS#信号的时间偏移大于半个时钟周期而小于一个时钟周期时，WriteLeveling的时序如图2所示，未经过延时的DQS-DQS#信号，其上升沿与CK-CK#时钟的高电平对齐，而由于DQ的初始输出为0，DQS上升沿采样到高电平后，DQ输出为1，DQ出现0→1的跳变。如果DDR控制器此时误认为DQS-DQS#的上升沿与SDRAM引脚的时钟对齐，则WriteLeveling的结果出错，导致DDR写数据时DQS-DQS#的上升沿与SDRAM引脚的时钟未对齐，tDQSS、tDSS与tDSH未被满足，写数据出错。所以，市场上的部分DDR控制器未对此缺陷进行规避，其在使用时要求CK-CK#时钟和DQS-DQS#信号的时间偏移不能半个时钟周期。(2)当CK-CK#时钟和DQS-DQS#信号的时间偏移大于一个时钟周期时，WriteLeveling的时序如图3所示，DQS的上升沿应该与T2时刻的CK上升沿对齐，但是与T1时刻的CK上升沿对齐后，DQ的输出便由0跳变为1，DDR控制器结束WriteLeveling过程，确定时间偏移为t1，而实际时间偏移为t2。这种出错虽然也能保证CK与DQS在SDRAM引脚处对齐，但是命令、地址信号与DQS信号在SDRAM引脚处相差了一个时钟周期，造成时序错乱，SDRAM写数据出错。所以，市场上的大部分DDR控制器都要求CK-CK#时钟和DQS-DQS#信号的时间偏移不能超过一个时钟周期，这是DDR控制器的使用缺陷。
技术实现思路
本专利技术解决的主要技术问题是：本专利技术提供了一种DDR控制器写入均衡方法及装置、系统、存储介质，解决通过传统方法完成WriteLeveling过程中，会出现采样到其他周期信号而导致写数据出错的技术问题。为解决上述技术问题，本专利技术采用以下技术方案：本专利技术提供了一种DDR控制器写入均衡方法，所述方法包括：检测所述DDR控制器是否已进入写入均衡的状态；若所述DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号(CK)；检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。在本专利技术的另一实施例中，所述数据相关信号包括指示关联的数据信号的有效性的数据选通信号(DQS)。在本专利技术的另一实施例中，所述检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值包括：在所述数据选通信号不进行时延调整的条件下，通过检测按照预设的延时发送出去的所述数据选通信号对单脉冲时钟信号的检测，生成第二DQ信号；判断述第二DQ信号是否发生跳变；若发生跳变，则记录当前使用的延时时间；根据所述延时时间计算出最终的时延值。在本专利技术的另一实施例中，在判断所述第二DQ信号是否发生跳变包括：将所述第二DQ信号与第一DQ信号进行比较，所述第一DQ信号为DDR控制器前一次检测生成的DQ信号；若比较结果为从低电平跳变至高电平时，则执行所述记录当前使用的延时时间的步骤。在本专利技术的另一实施例中，在所述第二DQ信号与第一DQ信号的比较结果为从低电平跳变至高电平之后，还包括：控制所述DDR控制器结束所述写入均衡的状态。在本专利技术的另一实施例中，在所述DDR控制器结束所述写入均衡的状态之后，还包括：恢复所述时钟信号源输出连续脉冲时钟信号。在本专利技术的另一实施例中，在判断所述第二DQ信号是否发生跳变，还包括：若比较结果为非从低电平跳变至高电平时，则继续增加所述数据选通信号的时延，重新发送所述单脉冲时钟信号和数据选通信号对所述DQ信号的检测。为了解决上述问题，本专利技术还提供了一种DDR控制器写入均衡装置，包括：检测模块，用于检测所述DDR控制器是否已进入写入均衡的状态；脉冲控制模块，用于在所述检测模块检测所述DDR控制器已进入写入均衡的状态时，控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；时延确定模块，用于检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；调整模块，用于根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。为了解决上述问题，本专利技术还提供了一种DDR控制器写入均衡系统，所述系统包括处理器、存储器及通信总线；所述通信总线用于实现所述处理器和存储器之间的连接通信；所述处理器用于执行存储器中存储的一个或者多个程序，以实现如上所述的DDR控制器写入均衡方法的步骤。为了解决上述问题，本专利技术还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如上所述的DDR控制器写入均衡方法的步骤。本专利技术的有益效果：本专利技术提供了一种DDR控制器写入均衡方法及装置、系统、存储介质，通过在检测到DDR控制器处于写入均衡时，将时钟信号源从输出连续时钟信号切换至输出单脉冲时钟信号，由单脉冲时钟信号与数据相关信号之间的延时时间来确定和对应的时延值，根据时延值调整数据相关信号与单脉冲时钟信号对齐，由于单脉冲时钟信号之间的时间间隔相对比较长，使得在DQS信号对时钟信号采样时不会出现相邻周期信号的交叉采集的情况，从而避免了DDR控制器误认为时钟信号同步成功的现象，降低了DDR控制器数据的写入错误率，提高了用户的使用体验。附图说明图1为WriteLeveling传统方法正常工作的CK信号和DQS信号时序图；图2为WriteLeveling传统方法出错的一种CK信号和本文档来自技高网...

【技术保护点】
1.一种DDR控制器写入均衡方法，其特征在于，所述方法包括：检测所述DDR控制器是否已进入写入均衡的状态；若所述DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。

【技术特征摘要】
1.一种DDR控制器写入均衡方法，其特征在于，所述方法包括：检测所述DDR控制器是否已进入写入均衡的状态；若所述DDR控制器已进入写入均衡的状态，则控制时钟信号源从连续脉冲时钟信号切换至单脉冲时钟信号；检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值；根据所述时延值调整所述数据相关信号与所述单脉冲时钟信号对齐。2.如权利要求1所述的DDR控制器写入均衡方法，其特征在于，所述数据相关信号包括指示关联的数据信号的有效性的数据选通信号。3.如权利要求1或2所述的DDR控制器写入均衡方法，其特征在于，所述检测所述单脉冲时钟信号与控制器发送的数据相关信号之间的延时时间，根据所述延时时间确定所述单脉冲时钟信号的时延值包括：在所述数据选通信号不进行时延调整的条件下，通过检测按照预设的延时发送出去的所述数据选通信号对单脉冲时钟信号的检测，生成第二DQ信号；判断述第二DQ信号是否发生跳变；若发生跳变，则记录当前使用的延时时间；根据所述延时时间计算出最终的时延值。4.如权利要求3所述的DDR控制器写入均衡方法，其特征在于，在判断所述第二DQ信号是否发生跳变包括：将所述第二DQ信号与第一DQ信号进行比较，所述第一DQ信号为DDR控制器前一次检测生成的DQ信号；若比较结果为从低电平跳变至高电平时，则执行所述记录当前使用的延时时间的步骤。5.如权利要求4所述的DDR控制器写入均衡方法，其特征在于，在所述第二DQ信号与第一DQ信号的比较结果为从低电平跳变至高电平之后，还包括：控制所...

【专利技术属性】
技术研发人员：肖伟翔，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44