This application discloses bit matrix multiplication. An embodiment of bit matrix multiplication in a processor is described in detail. For example, in some embodiments, a processor is described, including a decoding circuit for decoding instructions with fields for opcodes, identifiers of the first source matrix, identifiers of the second source matrix, identifiers of the destination bit matrix and immediate numbers; and an execution circuit for executing decoded instructions to execute the identified first source moment. Multiplication of the S-bit element matrix of a matrix with the S-bit element of the identified second source matrix, where multiplication and accumulation operations are selected by the operator selector and the results of matrix multiplication are stored in the identified destination matrix, where S indicates the complex digit size.
【技术实现步骤摘要】
位矩阵乘法
技术介绍
生物信息学、软件定义的无线电、成像和密码学应用(若干加密算法、安全散列法等)的许多实例使用位矩阵乘法(BMM)。当被实现为BMM时，诸如S-box、位置换、Hadamard变换、按位神经网络、伽罗瓦域乘法(在密码学和信道编码中使用的)等之类以及用于位操纵的若干操作可以是更高效的。附图说明在所附附图中以示例方式而非限制方式来图示本专利技术，在附图中，类似的附图标记指示类似的要素，其中：图1图示具有8x8位矩阵与8x64位矩阵的源的BMM指令的执行的所选择部分的实施例；图2图示具有64x8位矩阵与8x8位矩阵的源的BMM指令的执行的所选择部分的实施例；图3图示具有8x64位矩阵与64x64位矩阵的源的BMM指令的执行的所选择部分的实施例；图4图示具有64x64位矩阵与64x8位矩阵的源的BMM指令的执行的所选择部分的实施例；图5图示用于处理诸如BMM指令之类的指令的硬件的实施例；图6图示由处理器执行的用于处理BMM指令的方法的实施例；图7图示BMM指令的执行的更详细的描述；图8A-8B是图示根据本专利技术的实施例的通用向量友好指令格式及其指令模板的框图...
【技术保护点】
1.一种处理器，包括：解码电路，用于对指令解码，所述指令具有用于操作码、第一源位矩阵的标识符、第二源位矩阵的标识符、目的地位矩阵的标识符和立即数的字段；以及执行电路，用于：执行经解码的指令以执行所标识的第一源位矩阵与所标识的第二源位矩阵的位矩阵乘法，其中，乘法和累加操作由操作选择器选择；并且将所述位矩阵乘法的结果存储到所标识的目的地位矩阵中。
【技术特征摘要】
2017.09.29 US 15/721,5291.一种处理器，包括：解码电路，用于对指令解码，所述指令具有用于操作码、第一源位矩阵的标识符、第二源位矩阵的标识符、目的地位矩阵的标识符和立即数的字段；以及执行电路，用于：执行经解码的指令以执行所标识的第一源位矩阵与所标识的第二源位矩阵的位矩阵乘法，其中，乘法和累加操作由操作选择器选择；并且将所述位矩阵乘法的结果存储到所标识的目的地位矩阵中。2.如权利要求1所述的处理器，其特征在于，所述操作选择器是8位的立即数。3.如权利要求1-2中任一项所述的处理器，其特征在于，所述立即数的四位用于选择异或XOR、与AND、或OR和或非NOR的组中的累加操作。4.如权利要求1-2中任一项所述的处理器，其特征在于，所述立即数的四位用于选择异或XOR、与AND、或OR和或非NOR的组中的乘法操作。5.如权利要求1-4中任一项所述的处理器，其特征在于，所标识的第一源矩阵是8x8位矩阵，并且所标识的第二源位矩阵是8x64位矩阵。6.如权利要求1-4中任一项所述的处理器，其特征在于，所标识的第一源矩阵是64x8位矩阵，并且所标识的第二源位矩阵是8x8位矩阵。7.如权利要求1-4中任一项所述的处理器，其特征在于，所标识的第一源矩阵是8x64位矩阵，并且所标识的第二源位矩阵是64x64位矩阵。8.如权利要求1-7中任一项所述的处理器，其特征在于，所标识的第二源位矩阵存储在存储器中。9.如权利要求1-4中任一项所述的处理器，其特征在于，所标识的第一源矩阵是64x8位矩阵，并且所标识的第二源位矩阵是64x8位矩阵。10.如权利要求1-8中任一项所述的处理器，其特征在于，所标识的第一源位矩阵存储在存储器中。11.如权利要求1-10中任一项所述的处理器，其特征在于，所述位矩阵乘法包括：对于所述目的地中的每个位的位置，将来自所标识的第一源位矩阵中的对应行的每个位的位置的值乘以所标识的第二源位矩阵中的对应列的对应的S位的位置的值，将乘法中的每一个累加，并且存储累加的结果。12.一种处理器，包括：解码电路，用于对指令解码，所述指令具有用于操作码、第一源位矩阵的标识符、第二源位矩阵的标识符、目的地位矩阵的标识符和立即数的字段；以及执行电路，用于：执行经解码的指令以执行所标识的第一源位矩阵的S位的元素的矩阵与所标识的第二源位矩阵的S位的元素的乘法，其中，乘法和累加操作由操作选择器选择；并且将矩阵乘法的结果存储到所标识的目的地位矩阵中，其中，S指示复数位尺寸。13.如权利要求12所述的处理器，...
【专利技术属性】
技术研发人员：D·Y·巴伯金，K·A·杜什，V·苏霍姆利诺夫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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